キャラクタ・ディスプレイ・コントローラはframe_buffer.v とchar_gen_rom.v にBRAMを使用しているので、これをAltera用に書き換える必要がある。
まずは、frame_buffer.v から書き換えることにする。これは、Dual-Port Memoryをインスタンシエーションしている。frame_buffer.v のBRAM部分を下に示す。
generate
genvar i;
for (i=4; i>=0; i=i-1) begin : FRAME_BUFFER_GEN
RAMB16_S2_S2 FRAME_BUFFER (
.DOA(processor_dout[i*2+1 : i*2]),
.DOB(display_dout[i*2+1 : i*2]),
.ADDRA(processor_addr),
.ADDRB(display_addr),
.CLKA(clk),
.CLKB(clk),
.DIA(processor_din[i*2+1 : i*2]),
.DIB(2'b00),
.ENA(1'b1),
.ENB(1'b1),
.SSRA(reset),
.SSRB(reset),
.WEA(processor_we),
.WEB(1'b0)
);
end
endgenerate
Alteraのプリミティブは知らないので、一番簡単な方法と思える MegaWizard Plug-In Manager でRAM: 2-PORTを使用することにする。
RAMの後ろのFFは1クロックずれると思って削除してみた。これで大丈夫だと思うが、シミュレーションしてみてだめだったら調整する。
frame_buffer.v ではRAM: 2-PORTをインスタンシエーションした。
frame_buffer_altera frame_buffer_altera_inst (
.clock ( clk ),
.data ( din ),
.rdaddress ( display_addr ),
.wraddress ( processor_addr ),
.wren ( processor_we ),
.q ( display_dout )
);
これで、frame_buffer.v は大丈夫かな？シミュレーションしてみればよいか悪いかわかるはず。
今度はchar_gen_rom.v だが、初期化データをどうしようか？Rubyか何かでフィルタを作って、Altera のMIFファイルに変換しようと思う。いまRubyの勉強中だ。
プロジェクトはこのブログでは訳があって公開していないキャラクタ・ディスプレイ・コントローラのVHDL版。ModelSimでシミュレーションして、”ModelSimでVHDLのプロジェクトからVCDファイルを出力する方法（覚書）”を使って、disp_timingモジュールだけのVCD波形を20ms分取り出してある。取り出した波形をVeritakで表示したのが下の図。
ISE11.2のプロジェクトにChipScopeのファイルを入れてインプリメント。
Spartan3 Starter Kitにつないで、ChipScopeのAnalyzerで波形をサンプルし、VCDファイルにExportする。
ChipScopeのVCDファイルとModelSimから出力したVCDファイルを両方Veritakのプロジェクトに入れる。その際、ChipScopeのVCDファイルをプロジェクトの最初のファイルとする。Veritak 3.69C以降は最初に入れたVCDファイルのスケールとオフセットを変更することができる。
Waveform ViewerにChipScopeの波形を入れて、その下にModelSimから出力したVCDファイルの相当する波形を入れる。その場合に、ModelSimから出力したVCDファイルの波形を見ると、LSBからになっているので、Waveform Viewer入れてから逆順に並べ替える。
並べおわたら、右クリックのグループ化から名前付作成を選択する。
名前を付ける。
出来たv_point[10:0] をChipScopeの波形の下に持っていく。それを繰り返してModelSimから出力したVCDファイルの波形をChipScopeの波形の下に入れていく。そして、”Veritak3.69B以降とChipScopeによる協調検証”を参考にVCD Timestart Shift Dialogを設定すると、ModelSimから出力したVCDファイルの波形とChipScopeの波形を比べることができる。
波形全体を表示すると、真っ赤です。
20ms間シミュレーションを行っているので、ChipScopeで取れた波形はほんの一部分です。
なお、ModelSimのシミュレーションのレゾリューションはps なので、VCD Timestart Shift DialogのScaleには40000 を入れています。
これは本当は50MHzのクロックを入れて、それをDCMで1/２の25MHzに落として動作する。今回はDCMを取り除いて、入力したクロックで直接動作するように変更した。この入力周波数をを２00MHz、周期5nsで動作するようにUCFを書き換え、入出力パッドの制約をコメントアウトした。
#PACE: Start of Constraints generated by PACE
#PACE: Start of PACE I/O Pin Assignments
#NET "clk" LOC = "T9";
#NET "reset" LOC = "L14";
#NET "VGA_BLUE" LOC = "R11" | DRIVE = 8 | SLEW = FAST ;
#NET "VGA_GREEN" LOC = "T12" | DRIVE = 8 | SLEW = FAST ;
#NET "VGA_HSYNC" LOC = "R9" | DRIVE = 8 | SLEW = FAST ;
#NET "VGA_RED" LOC = "R12" | DRIVE = 8 | SLEW = FAST ;
#NET "VGA_VSYNC" LOC = "T10" | DRIVE = 8 | SLEW = FAST ;
#PACE: Start of PACE Area Constraints
#PACE: Start of PACE Prohibit Constraints
#PACE: End of Constraints generated by PACE
NET "clk" TNM_NET = "clk";
TIMESPEC "TS_clk" = PERIOD "clk" 5 ns HIGH 50 %;
これでSpartan-3 (xc3s200-4ft256) で、ISEの設定をデフォルトの状態でインプリメントした。
PARのタイミングレポートを下に示す。
----------------------------------------------------------------------------------------------------------
Constraint | Check | Worst Case | Best Case | Timing | Timing
| | Slack | Achievable | Errors | Score
----------------------------------------------------------------------------------------------------------
* TS_clk = PERIOD TIMEGRP "clk" 5 ns HIGH 5 | SETUP | -1.829ns| 6.829ns| 35| 20907
0% | HOLD | 0.806ns| | 0| 0
------------------------------------------------------------------------------------------------------
クリティカルパスが6.829ns、146MHzと結構、頑張っている。
使用したロジックを下に示す。
次にSpartan-6 (xc6slx9-2csg225) に変更して、同じ条件でインプリメントしてみる。
----------------------------------------------------------------------------------------------------------
Constraint | Check | Worst Case | Best Case | Timing | Timing
| | Slack | Achievable | Errors | Score
----------------------------------------------------------------------------------------------------------
* TS_clk = PERIOD TIMEGRP "clk" 5 ns HIGH 5 | SETUP | -0.638ns| 5.638ns| 43| 12140
0% | HOLD | 0.776ns| | 0| 0
------------------------------------------------------------------------------------------------------
上のように通っていないが、5.638ns、177MHz動作となった。Spartan-3よりも速い。
使用したロジックを下に示す。
まだまだ、表示しきれないほどロジックがある。ISERDESやOSERDESなども見えた。
使用したLUT数はSpartan-3は129で、Spartan-6は88だった。
Spartan-6は楽しみなFPGAだと思う。FPGA Editorで見るといろいろ入っているようだ。
2009/07/04 追加：
Virtex-4, xc4vlx15-10sf363 で同様にやると、制約5nsパス、制約4nsもパス。制約を3nsにしたら、さすがに3.615ns、277MHzとなりました。
Virtex-5, xc5vlx30-1ff324 では、3.440ns、291MHz
Virtex-6, xc6vlx75-1ff484 では、3.330ns、300MHz
でした。
さすがにVirtexシリーズは速いようです。やはり配線の数が違うのでしょうか？
最初にModelSimのコマンドwlf2vcd.exe でwlfファイル（シミュレーションデータが保存されているファイル）からVCDファイルを生成しようとした。デフォルトで出来ているvsim.wlfからは、ファイルがないと言われて生成できない。dataset snapshotを使って、wlfファイルを作ると変換は出来たがエラーが出力され、出来たVCDファイルはVeritakで読めなかった。（どうやら、ちゃんとVCDファイルが出来ていないようだ）
というわけでwlf2vcd.exeを使うのをあきらめて、ModelSimのVCDコマンドを使うことにする。
ModelSim® Reference Manualの194ページあたりから記述がある (vcd add)。
leon_sparcのyahooグループにもやり方が載っていた。
やり方を下に示す。キーボード・キャラクタ・ディスプレイのプロジェクトとする。 ModelSimのTranscriptの部分に記述する。（コマンド）
１．ModelSimのプロジェクトを読み込んで、シミュレーションをスタート ( vsim -t ps work.keyboard_chard_25mhz_tb )
２．vcdファイルのファイル名を指定 ( vcd file char_disp_sim.vcd )
３．vcdファイルに書き出す信号を記述、(-r ：下位階層までの信号とポートを追加） ( vcd add -r /* )
* 下の階層の信号を入れる場合には階層までのパスを設定する ( vcd add -r /keyboard_chard_25mhz_tb/chardispctrler_inst/* )
４．RUN ( run -all, または run 10 us など)
５．ModelSimを終了、終了しないとvcdファイルに書き込まれない ( quit -f )
これでchar_disp_sim.vcd が作成された。17ms程度シミュレーションして、char_disp_sim.vcd のサイズは77.3MB。
これをVeritakのプロジェクトを作って読み込ませる。Veritakチュートリアルの2.4.1.2 VCDプロジェクトを参照。
Scope Tree Viewの右側のペインで右クリックして”個別信号をグループ化してWaveform Viewerに追加”を選択。
これでバスの信号がWaveform Viewerに追加されたので、個別の信号を選択して、Waveform Viewer に追加すると、vcdファイルをVeritakで見ることができる。
Quartus�兇倭阿忙箸辰燭海箸�あるが、もう忘れてしまっている。Quartus�兇�SignalTap�兇料犧遒魍个┐覆�ら進めていくことにする。
まずは、SignalTap�兇埜‐擇垢襪里砲佞気錣靴げ麩�だが、電子サイコロは人が見ることを前提にしているため、動作がゆっくりなので向かない。やはり、キャラクタ・ディスプレイ・コントローラが良いかと思う。
だが、キャラクタ・ディスプレイ・コントローラはDCMやBRAMなど、Xilinx専用のプリミティブを使っているので、その部分をAltera用に書き換える必要がある。
まずは、DCMの代わりにMegaWizard Plug-In Manager でALTPLL を生成した。これで入力周波数50MHzから25MHｚに落とす。
次にVerilog ソースを修正しようとしたら、日本語が化けている。
ToolsメニューのOptions...からOptionsダイアログを表示して、Text EditorのFontｓの項目のFontをMSゴシックに変更する。
すると日本語を表示することができました。
これで、XilinxのBRAM用の記述も変更してみることにする。