前々から、自分で書いたHDLソースの行数を知りたいと思っていました。
ネットで検索してみたところ
コロ助というソフトで各ソースファイルの行数を簡単に取得できることがわかりました。
言語の種類ごとにカウントできるので、起動してから他の言語のチェックはすべてはずして、VHDLとVerilogは最初から用意されていなかったので、自分で追加しました。

VHDLの設定は

Verilogの設定は

これで、このブログでダウンロード出来るソースを試してみます。
CMOSカメラから白黒ディスプレイ表示回路 (CamDispCntrl_SRAMp_091023.zip) は、全部で1419行でした。有効行は1169行です

Spartan3A Starter Kit のDDR2 SRAMコントローラのバーストテスト (Spa3A_STKit_ddr2_burst_test_090821.ZIP) は3388行、有効行が2820行。やはりcontroller.v が一番多くて995行。
SuzakuV_DDR2_test (SuzakuV_DDR2_test_080823.ZIP) は、3884行。有効行は2952行。
Spartan3E Starter Kit のDDR SDRAMバーストテスト (DDR_burst_test_verilog_080404.ZIP) は、2192行、有効行は1861行でした。
ちなみにお仕事の大きな基板のVHDLソース行数は3万7千行程度。PCIの基板の方は3万5千行程度でした。
今作りかけのPCI-X基板のVHDLソースは半分くらいの出来で2万5千行程度です。
今日、たまたまXilinx社のSpartan-6の開発ボードのページを見ていたら、
Spartan-6 FPGA SP605 Evaluation Kit が載っていました。
ここに写真があります。
DDR3 Component Memory 1Gb、光モジュール用のコネクタ、DVIコネクタ(VGAも出るようです)、PCI Express x1 Edge Connector、10/100/1000 Tri-Speed Ethernetがついています。
16x2 LCD character display も付いていると書いてあるけど、ついてるようには見えませんが、コネクタのところにつくのかな?
$495だそうです。
FPGAの部屋のまとめサイトを更新しました。
”Constraints Editor、SOPC Builder、Nios2 EDS、画像処理、CADツールについて”の項目を追加しました。
”Spartan3A Starter Kit、Xilinx ISEについて、VHDLの書き方、シミュレーション”の項目を更新しました。