FC2カウンター FPGAの部屋 Vivado

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

Vivado 2017.1 の新機能4(AXI Verification IPのサンプル・デザイン2)

Vivado 2017.1 の新機能3(AXI Verification IPのサンプル・デザイン1)”の続き。

前回は、AXI Verification IPをIPI にAdd IP してサンプル・デザインを呼び出した。今回は、サンプル・デザインをシミュレーションしてみよう。

最初に、Source ウインドウを示す。
10 個のシミュレーション用テストベンチが並んでいる。
そのうちのaxi_vip_0_exdes_adv_mst_active__pt_passive__slv_comb がアクティブになっている。
Vivado_2017-1_37_170423.png

axi_vip_0_exdes_adv_mst_active__pt_passive__slv_comb の図を”AXI Verification IP v1.0 LogiCORE IP Product Guide Vivado Design Suite PG267 April 5, 2017”の”Figure 6-2: Advanced Simulation Sets”から引用する。
Vivado_2017-1_44_170425.png
上の図を見ると、Pass-Through VIP はPassive でトランザクションを通すモードになっていると思う。

Flow Navigator のSIMULATION -> Run Simulation をクリックして、Run Behavioral Simulation を選択した。
論理シミュレーションがスタートした。
Vivado_2017-1_38_170423.png

最初に波形ウインドウに入っていたのは、clk と reset だけだったので、Divider を挟みながら、各VIP モジュールの信号を入れていった。そして、run all を行った。
axi_vip_mst の全体波形を示す。
Vivado_2017-1_39_170425.png

axi_vip_passthroug の全体波形を示す。
Vivado_2017-1_40_170425.png
Vivado_2017-1_41_170425.png

axi_vip_slv の全体波形を示す。
Vivado_2017-1_42_170425.png

axi_vip_mst のアドレス転送部分を拡大してみよう。
Vivado_2017-1_43_170425.png

まずは、Write トランザクションから、最初のWrite トランザクションのパラメータを示す。
awaddr = 0, awlen = 0d, awsize = 0, awburst = 0, awlock = 0, awcache = e, awport = 4, awregion = 0, awqos = 1
awlen のバースト長 14、awsize は1バイトずつの転送、awburst はアドレス固定、awlock はノーマル・アクセス、awcache はWrite-through Read and Write-allocate、awport は Instruction access, Secure access, Unprivileged acces だった。

次のWrite トランザクションを示す。
awaddr = 0, awlen = 0, awsize = 2, awburst = 1, awlock = 0, awcache = 0, awport = 0, awregion = 0, awqos = 0
awlen のバースト長 1、awsize は4バイトずつの転送、awburst はアドレスをインクリメント、awlock はノーマル・アクセス、awcache はDevice Non-bufferable、awport は Data access, Secure access, Unprivileged acces だった。

最初のRead トランザクションを示す。
araddr = fffffffe, arlen = 0f, arsize = 1, arburst = 2, arlock = 0, arcache = f, arport = 1, arregion = c, arqos = b
arlen のバースト長 16、arsize は2 バイトずつの転送、arburst はアドレスをキャッシュに使われるようにwrap around、arlock はノーマル・アクセス、arcache はWrite-back Read and Write-allocate、arport は Data access, Non-Secure access, Unprivileged acces だった。

次の Read トランザクションを示す。
araddr = 00000000, arlen = 0, arsize = 2, arburst = 1, arlock = 0, arcache = 0, arport = 0, arregion = 0, arqos = 0
arlen のバースト長 1、arsize は4バイトずつの転送、arburst はアドレスをインクリメント、arlock はノーマル・アクセス、arcache はDevice Non-bufferable、arport は Data access, Secure access, Unprivileged acces だった。

最初の Read トランザクションは 0xfffffffe から 16バーストなので、4 K バイト境界を越してしまう。よって、AXI のプロトコル違反なんじゃないか?と思う。ランダムで生成されているようなのだが、ランダムの数に制約は付けられないのかな?
ランダムに発生させた数に自分で制約を与えれば良いのだとは思うが。。。
  1. 2017年04月25日 06:08 |
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Vivado 2017.1 の新機能3(AXI Verification IPのサンプル・デザイン1)

Vivado 2017.1 の新機能2(AXI Verification IPの概要)”の続き。

前回は、AXI Verification IP の概要を調べた。今回は、AXI Verification IP のサンプル・デザインをやってみよう。

なお、AXI Verification IPの記事を tethys_seesaa さんにお願いして書いて頂いた。検証のプロだけに、要点がまとまった良い記事だと思うので、ご紹介したい。”XilinxのAXI Verification IPを試す。

AXI Verification IPのサンプル・デザインには、10 個のシミュレーション・セット・テストベンチがあって、シミュレーション用のファイルが 3 個ある。 generic_tb.sv と マスタ・スティミュラス、スレーブ・スティミュラスだ。
generic_tb.sv はマスタ側をエラーチェックする機能がある。マスタ・スティミュラスは、AXI Master VIPとAXI pass-through VIP で生成されて、スレーブ・スティミュラスはAXI Slave VIPでマスタへの応答として生成されるようだ。

それでは、AXI Verification IPのサンプル・デザインを始めよう。
まずは、”Digilent社のボード・ファイルのインストール”を参考にして、Vivado 2017.1 に Digilent 社のボード・ファイルをインストールする。
Vivado 2017.1 で ZYBO 用のプロジェクトを作成する。
次に、AXI_VIP_test という名前のブロック・デザインを生成した。
Vivado_2017-1_30_170423.png

Diagram ウインドウで + ボタンをクリックして、IP を追加する。
Vivado_2017-1_31_170423.png

Search のテキスト・ボックスに”AXI Veri”と入力して、AXI Verification IPを選択する。
Vivado_2017-1_32_170423.png

axi_vip_0 がインスタンスされた。
セーブ・ボタンでセーブする。(セーブしないと、Open IP Examples Design... が出てこない)
Vivado_2017-1_33_170423.png

左のDegign ウインドウの axi_vip_0 を右クリックし、右クリックメニューからOpen IP Examples Design... を選択する。
Vivado_2017-1_34_170423.png

Open IP Example Design ダイアログが表示された。
デフォルトで、OK ボタンをクリックする。
Vivado_2017-1_35_170423.png

axi_vip_0_ex プロジェクトが生成されて、開いた。
Vivado_2017-1_36_170423.png
  1. 2017年04月24日 06:13 |
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Vivado 2017.1 の新機能2(AXI Verification IPの概要)

Vivado 2017.1 の新機能1(概要)”の続き。

前回は、Vivado 2017.1 の新機能の概要を書いた。今回は、AXI Verification IPの概要を調査しよう。

AXI Verification IP v1.0 LogiCORE IP Product Guide Vivado Design Suite PG267 April 5, 2017”を参照させて頂くことにする。
”AR# 68234 AXI Verification IP - AXI VIP のリリース ノートおよび既知の問題”も参考にしよう。

AXI Verification IP v1.0 LogiCORE IP Product Guide Vivado Design Suite PG267 April 5, 2017”によると、AXI Verification IP には、3つのモードがある。

AXI Master VIP
AXI Slave VIP
AXI Pass-Through VIP


つまり、AXI Master になるか、AXI Slave になるか、AXI Master とAXI Slave の間に入るか?の違いのようだ。
AXI VIP はSystemVerilog で書かれているそうだ。Vivado のSystemVerilog サポートも進んできて、だいぶ良くなったのだろう?
UVMと同様の名前付けと構造を使用しているようだ。
AXI VIP は2つの部分で構成されている。

other traditional IP (modules in the static/physical world)
dynamic world


つまり、HDLで書かれた従来のIP があってダイナミック?なソフトウェアがあって、AXI VIP は、仮想インターフェース(virtual interface)でその2つの橋渡しをするようだ。

AXI Master VIP
AXI Master VIPは3つのパートからできている。

• User environment
• Master agent
• AXI master VIP


ソフトウェアの世界には、マスター・エージェントがあって、それには4つのクラス・メンバがあるそうだ。

• Master write driver
• Master read driver
• Monitor
• Virtual interface


AXI Verification IP v1.0 LogiCORE IP Product Guide Vivado Design Suite PG267 April 5, 2017”の29ページの”Figure 4-4: AXI VIP Master Test Bench”を引用する。
Vivado_2017-1_27_170423.png
この図を見ると一目瞭然だ。

ユーザー環境(User Environment)がWrite トランザクションを定義して、マスタ・エージェントのマスタ・ライト・ドライバが create_transaction を行う。
ユーザー環境はデータ入力かランダム入力?トランザクションを決めて、データを出力して、マスタ・エージェントに送る。
マスタ・エージェントでは、send でAXI VIP 経由で検証対象のAXI System に送られるようだ。
AXI Verification IP v1.0 LogiCORE IP Product Guide Vivado Design Suite PG267 April 5, 2017”の30ページの”Figure 4-5: Write Transaction Flow”を引用する。
Vivado_2017-1_28_170423.png

AXI Slave VIP
AXI slave VIP は3つのパートからできている。

• User environment
• Slave agent without a memory model
• AXI slave VIP


やはり、AXI Master VIPと同様にマスタ・エージェントの代わりにスレーブ・エージェントがあって、メモリモデル無しのスレーブ・エージェントには4つのクラス・メンバがある。

• Slave write driver
• Slave read driver
• Monitor
• Virtual interface


”Figure 4-6: AXI VIP Slave Test Bench ”は、構造的には、”Figure 4-5: Write Transaction Flow”と同じ。

Writeする場合は、ユーザー環境は、トランザクション・タイプの変数を宣言してから、スレーブWrite ドライバが get_wr_reactive をコールしてWrite トランザクションが来るまで待っている。
Write トランザクションが来たら、ユーザー環境が用意されたデータでもランダムデータでも応答を用意する。それをスレーブWrite ドライバが仮想インターフェース越しに、AXI VIP に送る。
AXI VIP は応答をAXI System に物理的な信号線で伝える。

Simple SRAM Memory Model
AXI Slave VIP はSystemVerilog の配列を使ったシンプルなメモリ・モデルがある。
Write トランザクションでは、メモリのデータをWrite して、Read トランザクションでは、メモリからデータをRead することができる。
この機能は、ランタイム・スレーブ・モードで、AXI Slave VIPとAXI Pass-through VIP に実装されているそうだ。
メモリ・モデルには、backdoor_memory_write と backdoor_memory_read があって、それぞれ Write または Read するバックドアAPI とのこと。
やはり、メモリ・モデルが無いとAXI Slave を処理するのは厳しい気がするので、これがあって良かった。
AXI Verification IP v1.0 LogiCORE IP Product Guide Vivado Design Suite PG267 April 5, 2017”の32ページのFigure 4-8: Memory Model”を引用する。
Vivado_2017-1_29_170423.png
なお、readmemh はサポートされていないそうだ。あと、reset してもメモリ内容には影響が無いそうだ。

AXI Slave Simple Memory VIP
AXI Slave Simple Memory VIP はAXI Slave VIP にメモリ・モデルが入っているもので、こっちのほうが使いやすいと思う。
私だったら、これを使用すると思う。
  1. 2017年04月23日 07:00 |
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Vivado 2016.4 から Vivado 2017.1 へアップグレード

Vivado 2016.2 とVivado 2016.3 の間にはアップグレードの壁がある。
Vivado 2016.4 から Vivado 2017.1 へは簡単にアップグレードできるかどうかを確かめてみた。それにVivado 2017.1 ではルック&フィールが違っているので、確かめてみた。

Vivado 2016.4 からVivado 2017.1 にアップグレードするプロジェクトは”Vivado HLS で生成した AXI4 Master DMA IP を使用したカメラ画像表示システム”を使用する。

それでは、Vivado 2017.1 を立ち上がるところから行ってみよう。立ち上げたら、Open Project > をクリックする。
Vivado_2017-1_01_170421.png

予め cam_disp_axis_171 フォルダにプロジェクトをコピーしておいたので、そのフォルダの cam_disp_axis.xpr を選択してOKボタンをクリックした。
Vivado_2017-1_2_170421.png

Older Project Version ダイアログが表示された。Automatically upgrade to the current version のラジオボタンが選択されていることを確認して、OK ボタンをクリックする。
Vivado_2017-1_3_170421.png

Critical Warning が表示されている。Project Upgraded ダイアログも表示された。Report IP Status ボタンをクリックする。
Vivado_2017-1_4_170421.png

IP Status の Upgrade Selected ボタンをクリックする。
Vivado_2017-1_5_170421.png

Upgrade IP ダイアログが表示された。OK ボタンをクリックする。
Vivado_2017-1_6_170421.png

Upgrade IP ダイアログが表示された。IP Upgrade Completed だった。OK ボタンをクリックする。
Vivado_2017-1_7_170421.png

Genrerate Output Products ダイアログが表示された。Generate ボタンをクリックする。
Vivado_2017-1_8_170421.png

Critical Warning を示す。
board value is unset. ということだった。digilent のIP なので、とりあえず放置する。
Vivado_2017-1_9_170421.png

アップグレードが終了した。
Vivado_2017-1_10_170421.png

ブロックデザインを示す。
Vivado_2017-1_26_170422.png

Vivado 2017.1 では、ブロックデザインを表示すると、標準でIP Catalog が表示されているようだ。
Vivado_2017-1_11_170421.png

Address Editor を示す。
Vivado_2017-1_12_170421.png

Flow Navigator のGenerate Bitstream をクリックしてビットストリームの生成を行った。なお、上のアイコンにGenerate Bitstream があるので、これをクリックしても良いと思う。

Synthesis is Out-of-date ダイアログが表示された。Yes ボタンをクリックする。
Vivado_2017-1_13_170421.png

Launch Runs ダイアログが表示された。OK ボタンをクリックする。
Vivado_2017-1_14_170421.png

ビットストリームの生成が終了した。Bitstream Generation Completed ダイアログが表示された。Cancel ボタンをクリックする。
Vivado_2017-1_15_170421.png

Project Summary ボタンをクリックすると、Project Summary が表示される。
Vivado_2017-1_16_170421.png

左にVivado 2017.1 のProject Summary を示す。右にVivado 2016.4 のProject Summary を示す。Vivado 2017.1 のほうが少しリソース使用量が増えている。
Vivado_2017-1_17_170421.pngVivado_2017-1_18_170421.png

File メニューから Export -> Export Hardware... を選択した。
Vivado_2017-1_19_170421.png

Export Hardware ダイアログが表示された。Include bitstream にチェックを入れて、OK ボタンをクリックする。
Vivado_2017-1_20_170421.png

Vivado 2016.4 からのアップグレードなので、Module Already Exported ダイアログが表示された。Yes ボタンをクリックする。
Vivado_2017-1_21_170421.png

File メニューから Launch SDK を選択した。Launch SDK ダイアログが表示された。OK ボタンをクリックする。
Vivado_2017-1_22_170421.png

SDK が立ち上がり、Older Workspace Versin ダイアログが表示された。OK ボタンをクリックする。
Vivado_2017-1_23_170421.png

cam_disp_axis_wrapper_hw_platform_1 が新規作成された。
Vivado_2017-1_24_170421.png

cam_disp_axis_wrapper_hw_platform_1 プロジェクト以外のプロジェクトをすべて消去した。
cam_disp_hls プロジェクトを新規作成し、ソースコードをドラック&ドロップするとビルドが行われた。
ZYBO を接続して、Program FPGA を行い、cam_disp_hls.elf を起動すると、正常に画像が表示された。
Vivado_2017-1_25_170421.png

Vivado 2016.4 から Vivado 2017.1 へのアップグレードは問題ないようだ。
  1. 2017年04月22日 07:52 |
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Vivado 2017.1 の新機能1(概要)

昨日、Vivado 2017.1 が出た。早速、インストールしてみたのだが、GUI が新しくなっていた。Windows と Linux のルック・アンド・フィールを統一してあるそうだ。
Vivado_2017-1_01_170421.png

Vivado_2017-1_02_170421.png

Vivado Design Suite ユーザー ガイド リリース ノート 、 インス トール およびライセンス UG973 (v2017.1) 2017 年 4 月 5 日”を見るとたくさんの機能が新しくなったようだ。
気になる機能を、”Vivado Design Suite ユーザー ガイド リリース ノート 、 インス トール およびライセンス UG973 (v2017.1) 2017 年 4 月 5 日”から引用する。

・Vivado IP インテグーター
 ・ AXI 設計アシ ス タ ン ス:
  ° AXI Interconnect (古い) または AXI SmartConnect (新しい) か ら選択可能。
  ° 設計アシ ス タ ン スによ る自動化を AXI4-Stream インターフェイス、 CLK、 リ セ ッ ト に拡張。


IPI での自動配線で、AXI Interconnect と AXI SmartConnect を選択可能なのか?やってみたい。
コメントをIPI 上に書けて、HDL ソースにも含められるそうだ。今までもコメントは書けたので、HDL に含められるのが新しい?

シ ミ ュレーション フ ローおよび検証 IP では、検証IP として、AXI Verification IP と Zynq-7000 VIP が導入されたそうだ。
AXI Verification IPは検証だけで、BFMの機能は無いのだろうか? Zynq-7000 VIPも興味深い。
AXI Verification IP に関しては、”サンプル デザインおよびテスト ベンチを IP インテグレーターで提供”とのことなので、すぐにやってみたい。
Vivado Design Suite ユーザー ガイド リリース ノート 、 インス トール およびライセンス UG973 (v2017.1) 2017 年 4 月 5 日”の 8 ページから引用する。

• 検証 IP
 ° AXI Verification IP を導入
  - SystemVerilog ベース、 ラ イセンス不要
  - AXI3、 AXI4、 および AXI4-Lite をサポー ト 。
  - すべてのプ ロ ト コル データ幅およびア ド レ ス幅、 転送タ イプ、 応答をサポー ト
  - AXI プロ ト コル チェ ッ カーを完全にサポー ト
  - 統合 ARM ラ イセンスのプロ ト コル アサーシ ョ ン
  - パス スルー モー ド で合成を イネーブル (ワ イヤに合成)
  - シ ミ ュレーシ ョ ン メ ッ セージを設定可能
  - サンプル デザイ ンおよびテス ト ベンチを IP イ ンテグ レーターで提供
 ° Zynq-7000 VIP を導入 (上記の AXI VIP に基づ く )
  - ラ イセン ス不要、 SystemVerilog ベース
  - PS Configuration ウ ィ ザー ド の出力フ ァ イル と し て提供
  - 既存の Zynq-7000 BFM 用 API と下位互換性あ り


もしかして、AXI Verification IP はライセンス不要と書いてないので、ライセンスが必要なのか?その場合は試してみることができないな。。。 失礼しました。ライセンス不要と書いてありました。

Vivado デバックで、IPI でのデバックでランタイムのAXIトランザクションの表示をサポートするそうだ。波形のトランザクション行を表示するということで、Vivado アナライザでトランザクション行を表示してくれるのだろうか?楽しみだ。
Vivado Design Suite ユーザー ガイド リリース ノート 、 インス トール およびライセンス UG973 (v2017.1) 2017 年 4 月 5 日”の 10 ページから引用する。

Vivado デバッグ
• IP イ ンテグレーターでのシステム デバ ッ グで ラ ン タ イ ムの AXI ト ラ ンザ ク シ ョ ンの表示をサポー ト 。
 ° 波形に ト ラ ンザ ク シ ョ ン行を表示。
 ° IP イ ンテグ レーターか ら ビ ッ ト ス ト リ ーム生成のフ ローを改善。
  - IP イ ンテグ レーターの設計アシ ス タ ン ス を向上。
  - 合成後に [Debug] ウィンドウで System ILA を表示。


皆さん。。。

System Edition および Design Edition でパーシャル リコンフィ ギュ レーシ ョン (PR) ラ イセン ス を追加コ ス ト な しで提供。

だそうです。やった~。。。これで私もパーシャル リコンフィ ギュ レーシ ョン 試せる。Xilinxさん太っ腹。。。
残念ながら、WebPACK では、ライセンス料が値下げされていはいるが、PR のライセンス料が発生するようだ。

IP としてHDMI のIPが追加されて、MIPI IP の 7 シリーズのサポートが追加されたそうです。

その他、数え切れない程の追加があるようです。でも、こんなにアップデートが多いとバグが心配ですね。気を付けて使ったほうがよさそうです。。。

Vivado HLS のアップデートですが、Vivado System Edition 製品としてアップデートが書いてあるんですが、これは前に System Edition にしかVivado HLS が入っていなかった頃の名残なんでしょうか? System Edition だけVivado HLS を更新して、他のエディションのVivado HLS を更新しないということはあり得ないと思うんですが。。。
math.h ライブラリがアップデートされて、DATAFLOWプラグマで範囲が可変のループをサポートしたそうです。
これに期待しているのですが、C/RTL協調シミュレーションで、ユーザーアシスタンス機能をイネーブルにしたそうです。どのように使いやすくなっているか?楽しみです。

  1. 2017年04月21日 05:05 |
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Vivado WebPACK 2016.1 からWebPACKではラインセンスファイルは必要ありません

Vivado WebPACK 2016.1 からWebPACK では、ライセンスファイルは必要無くなりました。
ダウンロード時に登録は必要ですが、Vivado WebPACK 2016.1~は、インストールすればライセンスファイルを取得しなくても起動して普通に使えます。今のVivado WebPACK 2016.4 でも同様にラインセンスファイルは必要ありません。

詳しくは、”Vivado Design Suite ユーザー ガイド リリース ノート 、 インストールおよびライセンス UG973 (v2016.4) 2016 年 11 月 30 日”の 80 ページ ”Vivado WebPACK をライセンス ファイルなしで使用可能”をご覧ください。
  1. 2017年03月26日 21:57 |
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Vivado 2016.4 のSDKでデバイスツリーのソース(DTS)を生成する

Linux 上のISE のSDK からデバイスツリーのソース(DTS)を生成する方法は”SDKでDevice Treeを生成する2(SDKでxilinx.dtsを生成)”に書いた。今回は、Windows 10 上で、Vivado 2016.4 のSDKでデバイスツリーのソース(DTS)を生成してみよう。

自分のブログを参考しても良いのだが、ISE のSDK なので、”blog 渓鉄”さんの”Xilinx SDKでDevice Treeを生成する”を参考にさせて頂きます。

SDK は、”Vivado HLS で生成した AXI4 Master DMA IP を使用したカメラ画像表示システム”のSDK をそのまま使用する。

最初に、ブラウザで”Xilinx/device-tree-xlnx”を開く。
SDK_dts_1_170325.png

Clone of download ボタンをクリックして、Download ZIP ボタンをクリックする。
device-tree-xlnx-master.zip ファイルがダウンロードできるので、適当なフォルダを選択し、保存ボタンをクリックしてセーブする。
SDK_dts_2_170325.png

device-tree-xlnx-master.zip ファイルをダブルクリックすると、圧縮ファイル上のフォルダが見えるので、そのdevice-tree-xlnx-master フォルダを適当なフォルダにドラック&ドロップする。
SDK_dts_3_170325.png

SDK 2016.4 で、Xilinx Tools -> Repositories を選択する。
SDK_dts_4_170325.png

開いたダイアログのLocal Repositories で、New... ボタンをクリックする。
SDK_dts_5_170325.png

先ほどダウンロードして解凍したdevice-tree-xlnx-master フォルダを選択する。
SDK_dts_6_170325.png

Local Repositories にdevice-tree-xlnx-master フォルダのパスが入った。
SDK_dts_7_170325.png

OK ボタンをクリックするとSDK に戻った。
SDK_dts_8_170325.png

File メニューからNew -> Board Support Package を選択した。
SDK_dts_10_170325.png

Xilinx Board Support Package Project ダイアログが表示された。
SDK_dts_11_170325.png

Board Support Package OS にdevice_tree が増えているので、それを選択した。Finish ボタンをクリックした。
Board Support Package Settings が開いた。
最初はOverview 画面だ。
SDK_dts_12_170325.png

device_tree をクリックした。
SDK_dts_13_170325.png

DTS ファイルは分割されるようだ。
drivers をクリックした。
SDK_dts_14_170325.png

SDK に戻ると、device_tree_bsp_0 ができていて、下に示すファイルができていた。

pcw.dtsi
pl.dtsi
skeleton.dtsi
system-top.dts
system.dts
zynq-7000.dts


SDK_dts_15_170325.png
  1. 2017年03月26日 04:38 |
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