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Vivado HLSのAXI Master Exampleを試す1”
・C/RTL Cosimulation を SystemC で行った。成功した。下に結果を示す。
・C/RTL Cosimulation を Verilog, VHDL でやってみた。全部成功した。下に結果を示す。
・IPにするために、Expart RTL を行う際に、Options の Evaluate をチェックしてみたところ、実際に論理合成、インプリメントをしているようだ。インプリメントできるかどうかをチェックしているのか?
・IP化の結果。
・solution1\impl\ip フォルダを下に示す。
・solution1\impl\ip\hdl\verilog フォルダを下に示す。5つのVerilog HDLファイルから構成されている。
example_top.v を見ると、AXI4 Master インターフェイスと ap_hs インターフェイスのポートがある。 このIPの使い方がよくわからないが、ap_hs インターフェイスを叩くと、AXI4 Master のアクセスが始まって、演算が始まるのかもしれない。
- 2013年08月28日 04:56 |
- Vivado HLS
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