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Vivado HLS 2014.4 で合成したラプラシアンフィルタIPの高速化12(性能が最大になる設定を探る5)”の続き。
今回は、ラプラシアンフィルタIP のAXI Master が接続されているAXI Interconnect (axi_mem_intercon_1) の設定は、Slave Interface タブの Enable Register Slice を Auto に、Enable Data FIFO を 512 deep に設定した。
今回の設定を下の表にまとめておく。
項目 | 値 |
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Vivado HLS 2014.4 のクロック周期制約 | 8 ns |
Vivado HLS 2014.4 のTiming Summary Estimated | 7 ns |
AXI Interconnect (axi_mem_intercon_1) の設定のSlave Interface タブの Enable Register Slice | Auto |
AXI Interconnect (axi_mem_intercon_1) の設定のSlave Interface タブのEnable Data FIFO | 512 deep (packet mode) |
ラプラシアンフィルタIPやaxi_mem_intercon_1へ供給するFCLK_FCLK3の周波数 | 130MHz, 100MHz |
ラプラシアンフィルタIP のAXI Master が接続されているAXI Interconnect (axi_mem_intercon_1) の Slave Interface タブの設定を下に示す。
最初に、FCLK_CLK3 を 130 MHz に設定した。
論理合成、インプリメント、ビットストリームの生成を行った。Summary を下に示す。
AXI Interconnect (axi_mem_intercon_1) の設定が none, none の場合よりも、FFで 2 %, LUT で 4 %, BRAM で 5 % 増えている。
ZYBO 実機で、ラプラシアンフィルタ全体の処理時間を測定した結果、64.2 ms となった。ラプラシアンフィルタのみの処理時間は、49.0 ms だった。
Enable Data FIFO を 32 deep にした時よりも、両方共、約 100 ns 遅い。
次に、FCLK_CLK3 を 100 MHz に設定する。
論理合成、インプリメント、ビットストリームの生成を行った。Summary を下に示す。
130 MHz の時と同様に、AXI Interconnect (axi_mem_intercon_1) の設定が none, none の場合よりも、FFで 2 %, LUT で 4 %, BRAM で 5 % 増えている。
ZYBO 実機で、ラプラシアンフィルタ全体の処理時間を測定した結果、79.1 ms となった。ラプラシアンフィルタのみの処理時間は、63.7 ms だった。
Enable Data FIFO を 32 deep にした時よりも、両方共 約 300 ns 遅い
AXI Master が接続されているAXI Interconnect (axi_mem_intercon_1) の設定のうちのSlave Interface タブの Enable Data FIFO を 32 deep に設定しても、512 deep に設定も大した違いは無いと思う。
- 2015年04月13日 04:32 |
- Vivado HLS
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