FC2カウンター FPGAの部屋 2017年03月18日

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

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ひるね姫(映画)を見てきました

今日は、ひるね姫(映画)を見てきました。とっても面白かったです。夢と日常が行ったり来たり。
しかし、自動運転のマスタコード?十数年もその価値を保っているとは思えないけど。。。作った人が超天才で、それ人でなければ作れないという設定なのか?
それに、予告編でも出てくるハンダ付けの場面はハンダ盛り過ぎなんじゃないか?と思う。
  1. 2017年03月18日 21:46 |
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「Vivado HLS で DMA Read IP を作る2(絶対アドレス指定版)」を使って合成後の機能シミュレーション2

「Vivado HLS で DMA Read IP を作る2(絶対アドレス指定版)」を使って合成後の機能シミュレーション”の続き。

ikwzm さんにVivado HLS のExport RTL のEvaluate Generated RTL をVHDL にしたら論理合成後の機能シミュレーションも動いたということでやってみたのだが、やはり結果は同様に動作していなかった。

Vivado RTL Synthesis のチェックを外して、Evaluate Generated RTL をVerilog でIP 化してやってみても同じだった。もう一度、Vivado RTL Synthesis のチェックを外して、Evaluate Generated RTL をVHDL でIP 化しても同様にダメだった。
DMA_Read_IP_24_170316.png

ikwzm さんからもう一度、教えてもらったところ、「Vivado-HLS の Export RTL as IP は Verilog かつ、Vivado の Target Language を VHDL にした場合」とのことだった。
もう一度、Vivado HLS 2016.4 で Evaluate Generated RTLVerilog に設定して、Export RTL を行った。
Vivado RTL Synthesis のチェックは外してあるが、IP になった後のファイルを見てみたところ、特に合成結果が入っているようには見えなかったので、やってみるだけなのだと思う。
DMA_Read_IP_25_170316.png

Vivado 2016.4 で DMA Read IP をリプレースして、Project Settings のTarget language VHDL にした。
DMA_Read_IP_26_170316.png

これで、論理合成(Run Synthesis)を行ってから、Flow Navigator の Simulation -> Run Simulation -> Run Post-Synthesis Functional Simulation を選択して、論理合成後の機能シミュレーションを行った。
やった~。波形が出た。。。
DMA_Read_IP_27_170316.png

DMA_Read_IP_28_170316.png

何でだろう?これで何で波形が出るの?
ともかくよかった。これはXilinx社にバグレポートしないと。。。

論理シミュレーションも問題なく波形が表示されている。。。
  1. 2017年03月18日 05:15 |
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