FC2カウンター FPGAの部屋 2017年10月13日

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白線間走行畳み込みニューラルネットワーク・システムをZYBO Z7-20で動作させる1

前回は、”ビットマップ・ディスプレイ・コントローラIPとカメラ・インタフェースIPのAXI4 Lite Slaveのバグをフィックス”で、ビットマップ・ディスプレイ・コントローラIPとカメラ・インタフェースIPのAXI4 Lite Slave のデータのWrite がアドレスのWrite よりも先に来てしまったときのバグを修正した。
その結果、ビットマップ・ディスプレイ・コントローラIP は動作したが、カメラ・インタフェースIP が動作していなかった。カメラ・インタフェースIP のAXI4 Lite Slave インターフェースから接続されているAXI Interconnect のAXI4 Master ポートに空きがあったので、空きを無くしてカメラ・インタフェースIP が動作するかどうか?を確かめてみることにした。

まずは、ps7_0_axi_periph のM18_AXI を削除して、空いていたM6_AXI ポートに接続した。
ZYBO_Z7_114_171012.png

論理合成、インプリメント、ビットストリームの生成を行った。
ハードウェアをエクスポートし、SDK を立ち上げて、HelloWorld プロジェクトと cam_disp3_axis プロジェクトを作成した。
ビットファイルをダウンロードしてから、HelloWorld プロジェクトを起動した。これでPS のクロックが出たので、Vivado 2017.2 でVivado Analyzer を起動した(Open Hardware Manager を開いてOpen Target をクリックし、Auto Target を選択した)。
カメラ・インタフェースのAXI4 Lite Slave インターフェースのAWVALID にトリガを掛けた。
cam_disp3_axis プロジェクトを起動すると、トリガがかかった。波形を示す。(M14_AXI )
ZYBO_Z7_106_171012.png

M5_AXI との位置関係を示すと、M14_AXI のほうがソフトウェア的に後ろだ。
ZYBO_Z7_107_171012.png

camera_interface の dmaw4gabor_0 のAXI4 Master ポートを見ると、DMA されていた。
ZYBO_Z7_108_171012.png

拡大してみた。
ZYBO_Z7_109_171012.png

次に、カメラ・インタフェースIP のAXI4 Stream 出力を見てみよう。正常に出力されている。下の図の一番下の信号がそうだ。
ZYBO_Z7_110_171012.png

拡大してみた。
ZYBO_Z7_111_171012.png

ビットマップ・ディスプレイ・コントローラIP も動作している。
ZYBO_Z7_112_171012.png

ZYBO_Z7_113_171012.png

これは、やったか?できたかな?
と画像出力を見たら。。。
ZYBO_Z7_116_171012.jpg

この画像はYUV でRGB になっていない画像だ。ということは、I2C がおかしいのかもしれない?
  1. 2017年10月13日 05:20 |
  2. ZYBO Z7
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