FC2カウンター FPGAの部屋 2018年05月02日

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

Vivado スタートアップ・チュートリアル2日目

今日はVivado スタートアップ・チュートリアルの2日目です。

今日のお題目は、

Vivadoプロジェクトの新規作成
論理合成用Verilog-HDLコードの作成
ブロックデザインの作成
テストベンチ用Verilog-HDLコードの作成
RTLシミュレーション
論理合成
制約ファイルの作成(配置制約とタイミング制約)
インプリメンテーション、ビット・ファイルの生成
Implemented Design(FPGA内部素子への割り当ての確認)
Project Summary
実機テスト(Lチカ)


です。

なお、Vivado スタートアップ・チュートリアル1日目のお題は、
Vivadoプロジェクトの新規作成

論理合成用Verilog-HDLコードの作成
テストベンチ用Verilog-HDLコードの作成
RTLシミュレーション
論理合成
制約ファイルの作成
インプリメンテーション、ビット・ファイルの生成
Implemented Design(FPGA内部素子への割り当ての確認)
Project Summary
実機テスト(AND回路)


でした。

今回は、ブロックデザインを作成して、RTL IP を作成する手順と、制約ファイルを作るところでタイミング制約を GUI で作成する方法が追加されています。
今回のVivado スタートアップ・チュートリアルはVivado HLS を使う前に初めてVivado を使う人のためのチュートリアルとしてFPGAの内部構造を覚えることを目的としています。言わば、Vivado HLS を使うための第一歩としてのチュートリアルとなります。この後、Vivado をもっと勉強しても良いですし、Vivado HLS を使って C 言語でIP を作成するようになっても良いと思います。

Vivado HLS のチュートリアルも去年受講した元B4 生に聞いたところ、AXI4 MasterとAXI4-Streamで急に例題が難しくなって分からなくなったという声があったので、初心者用のAXI4 MasterとAXI4-Stream のチュートリアルを追加しようと思います。
  1. 2018年05月02日 06:09 |
  2. Vivado
  3. | トラックバック:0
  4. | コメント:0