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Spartan-6のお勉強5(SelectIOリソース)

今度は、Spartan-6のSelectIOリソースについて勉強する。

1. LVDSなどで使用される差動信号の100Ω終端抵抗がFPGA内に内蔵されたそうだ。UCFの構文は、
  NET <I/O_NAME> DIFF_TERM = "<TRUE/FALSE>";
2. DDRシリーズのSDRAMにインターフェース用の終端抵抗が内蔵された。(Virtexシリーズでは以前から機能があった)
3. IOパッドの出力ドライバの出力インピーダンスも変更可能。


SelectIOロジックリソース
Spartan-6 FPGA SelectIO リソース ユーザー ガイド v1.2 (日本語版)”の”図 2-1 : I/O 入力タイル内のSelectIO ロジックリソース”を下に転載する。
SelcetIO_res_1_100409.png

Virtex-5のSelectIOと似たような感じだ。マスタIOBとスレーブIOBがあって、8:1などの大きな?シリアル・パラレル変換にはマスタIOBとスレーブIOBが連帯するのだと思う。
OLOGIC中にシリアライザ(T)と(D)があるのはどうしてなんだろうか?Tはハイインピーダンス・コントロールで、Dはデータでした。

1. IDDR2とODDR2は特に目立った変更はないようだ。
2. I/O遅延はリングオシレータとカウンタを使ったユニークな方式。1クロックサイクル未満の遅延となる。遅延タップの平均値は 80ps
3. 1つのISERDES2、OSEDES2では1:1~1:4まで、2つ使うと1:8までのSERDES(シリアルーパラレル変換)が可能。
4. 2つのISERDES2を使用して、位相検出器を構成することができるようだ。これは、差動信号のみとなる。
5. OSERDES2にはトレーニング機能があって、これをONにすると、指定のトレーニングパターンを送出するそうだ。DDR? メモリのトレーニングパターン送出時に都合がよい。


ユニークなI/O遅延についてもう少し書く。下に、”Spartan-6 FPGA SelectIO リソース ユーザー ガイド v1.2 (日本語版)”の”図 2-17 : 1つの遅延ブロックで 2つの遅延ラインを使用”の図を下に引用する。
SelcetIO_res_2_100409.png

上が立ち上がりエッジ、下が立ち下がりエッジのI/O遅延の回路だそうだ。この構成上、1クロックサイクル以上の遅延だとエッジがなくなってしまうことが考えられる。
I/0遅延のキャリブレーションもあって、I/0クロックが遅延タップ幾つ分かを自動的にチェックして、I/Oクロックの半分の遅延に自動的に設定することもできるようだ。

SelectIOリソースにも、いろいろ便利な機能が増えているようだ。
  1. 2010年04月10日 05:18 |
  2. Virtex-6, Spartan-6
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