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”7シリーズFPGAデザイン v13.1”セミナの受講

7月28日(木)、29日(金)と東京、大崎のザイリンクス社のセミナルームで”7シリーズFPGAデザイン v13.1”セミナを受講してきました。

7シリーズはVirtex-6とほとんど同じで、Artex-7、Kintex-7、Virtex-7と同じアーキテクチャになっているそうです。今までは、例えばSpartan6の出力DDRレジスタはODDR2ですが、Virtex-6の出力DDRレジスタはODDRです。Spartan-6の出力DDRレジスタを使用したデザインをVirtex-6に移行する場合には、ODDR2プリミティブを書き換える必要がありました。7シリーズになると、アーキテクチャが一緒なので、こういった苦労はなくなるはずですね。
7シリーズの特徴をあげると

・IOバンクが50IOBになって、32ビット幅のDDR?-SDRAMのデータピンが1バンクに収まるようになった。

・3.3Vに対応できるハイレンジポートが、Airtex-7、Kintex-7、Virtex-7についた。Virtex-6は2.5Vまでだったので、良かったです。それとは別に1.8VまでのハイパフォーマンスポートがKintex-7、Virtex-7について、その順に割合が多くなるそうです。Virtex-7 XT/HTはハイレンジポートがなくて、ハイパフォーマンスポートのみだそうです。

・I/OのディレイがIODELAYでなく、IDELAYとODELAYに別れて、別々の遅延値が設定できるようになったそうです。(ODELAYはハイパフォーマンスポートのみ)

・I/Oの構造も変わっていて、I/OにFIFOなどが付いたが、まだ情報がないそうです。

・Spartan-6のMCBハードマクロは無くなって、Artex-7でもソフトマクロのDDR?-SDRAMコントローラになったそうです。

・A/Dコンバータは1Mサンプル/秒で、コンフィグ前にJTAG経由でアクセス可能だそうです。

一番良いと思ったのは、PCIeの時に、パーシャルリコンフィグ類似の機能を使って、100msec 以内にPCIeハードマクロを生かして、コンフィグアクセスに応答させられることです。これで、FPGAのコンフィグ時間を気にすることが無くなったと思います。

Virtex-6のアーキテクチャと大きくは変わっていないですが、下位シリーズもDCMが無くなってPLLになりました。カメラのPCLKをDCMで受けるとおかしくなっていたので、やはりPLLの方が良さそうですね。

DSPの思いがけない使い方なども紹介があって、とても楽しいセミナでした。
  1. 2011年07月30日 05:03 |
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