FC2カウンター FPGAの部屋 Zynq-7000(ZC702)のチュートリアル2をやってみた3(PSの設定、インプリメント)

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Zynq-7000(ZC702)のチュートリアル2をやってみた3(PSの設定、インプリメント)

Zynq-7000(ZC702)のチュートリアル2をやってみた2(IPの接続)”の続き。

今回はXPSのZynq タブで設定を行った後、PlanAheadに戻って論理合成、インプリメントした。

・XPSのZynqタブで、緑色の32b GP AXI Master Portsボタンをクリックした。
ZC702_60_120624.png

・processing_system7のダイアログが開いた。Generalを展開した。

・Enable GPIO on EMIO Interface にチェックを付けた。

・Width of GPIO on EMIO Interface を1にセットした。OKボタンをクリックした。
ZC702_61_120624.png

・System Assembly Viewタブをクリックし、Portsタブをクリック。processing_system7_0を展開する。

・(IO_IF)GPIO_0 のConnected Port のNot connected to External Ports をクリックしてプルダウンメニューからMake Ports External を選択した。
ZC702_62_120624.png

・(IO_IF)GPIO_0 のConnected Port がConnected to External Ports に変更された。
ZC702_63_120624.png

・External Ports を展開すると、axi_gpio_GPIO_IO_pin とprocessing_system7_0_GPIO_pin が外部ポートに出力されている。
ZC702_72_120624.png

・ProjectメニューからDesign Rule Check を実行した。エラーはなかった。
ZC702_64_120624.png

・XPSを閉じた。

・PlanAheadでトップファイルを作成する。Sources ウインドウでsystem.xmp を選択し、右クリックメニューからCreate Top HDL をクリックした。
ZC702_65_120624.png

・system_stub.v が生成され、トップファイルとなった。

・今度は制約ファイルを生成する。Sources ウインドウで右クリックメニューからAdd Sources を選択する。
ZC702_66_120624.png

・Add Sources ダイアログが開いた。Add or Create Constraints のラジオボタンを選択する。
ZC702_67_120624.png

・ダイアログでCreate File... ボタンをクリックした。
ZC702_68_120624.png

・Create constraints file ダイアログでFile name をsystem に変更した。
ZC702_69_120624.png

・ダイアログにsystem.ucf が入っているのが見える。Finish ボタンをクリックした。
ZC702_70_120624.png

・PlanAhead Project Manager のSources ウインドウにsystem.ucf が入った。
ZC702_71_120624.png

・下の制約を書いた。(チュートリアルから転載)

# Connect to Push Button "SW5"
NET axi_gpio_0_GPIO_IO_pin IOSTANDARD=LVCMOS25 | LOC=G19;
# Connect to Push Button "SW7"
NET processing_system7_0_GPIO_pin IOSTANDARD=LVCMOS25 | LOC=F19;


ZC702_73_120624.png

・PlanAhead のFlow Navigator でBitstream generation completes の下のGenerate Bitstream をクリックして、論理合成、インプリメントを行った。

・ダイアログが出るので、Yesボタンをクリックした。
ZC702_74_120624.png

・論理合成後にCritical warning が出たが無視する。
ZC702_75_120625.png

・ビットストリーム生成まで終了した。PLのリソースはほとんど使用していない。
ZC702_76_120625.png

・デバイス表示。PSの領域は案外小さいのかも、PLの方が圧倒的に本当に大きいのか?実際のチップではどうなんだろうか?
ZC702_77_120625.png

・FPGA Editor を開いてみた。UCFで設定したIOピンが見えた。
ZC702_78_120625.png

・最大動作周波数は、95.238MHzだった。クリティカル・パスを見てみた。
ZC702_79_120625.png

ZC702ボードを持っていないので、これで終了。

#もしかすると、続きをやることが出来るかもしれない。

Zynq-7000(ZC702)のチュートリアル2をやってみた4(実機でテストの準備)”に続く。

  1. 2012年06月25日 05:18 |
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