FC2カウンター FPGAの部屋 カメラ・インターフェース用AXI4-Stream IPの作製2(pixel_fifo の生成)

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カメラ・インターフェース用AXI4-Stream IPの作製2(pixel_fifo の生成)

カメラ・インターフェース用AXI4-Stream IPの作製1(仕様の検討)”で同期FIFOが必要になったので、pixel_fifo を生成した。

pixel_fifo には、RGBそれぞれ8ビットの合計24ビットと、TLASTのために1ビットの合計25ビットを用意する。TLASTのアサートのために同期FIFOのデータの出口で1クロック分、ピクセルデータを遅延することにした。

それでは、CoreGen で作る pixel_fifo の設定を見ていこう。
Cam_AXI4_Stream_IP_1_130530.png

・同期FIFOで、Block RAMを選択した。
Cam_AXI4_Stream_IP_2_130530.png

・25ビット長、512深度を選択した。First-Word Fall-Through を選択した。
Cam_AXI4_Stream_IP_3_130530.png

・almost_full, almost_empty, overflow, underflow を選択した。
Cam_AXI4_Stream_IP_4_130530.png

・リセットは同期リセット(SRST) に変更した。(2013/05/30)
Cam_AXI4_Stream_IP_5_130530.png

・ここもデフォルト値
Cam_AXI4_Stream_IP_6_130530.png

・Block RAMのリソースは、18K BRAMを1個使用する。これで、Generateした。
Cam_AXI4_Stream_IP_7_130530.png

これで、pixel_fifo が生成された。
  1. 2013年05月30日 05:13 |
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