FC2カウンター FPGAの部屋 Vivado IP Integrator のチュートリアル(Lab1)4(Using MARK_DEBUG)

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Vivado IP Integrator のチュートリアル(Lab1)4(Using MARK_DEBUG)

前の記事は、”Vivado IP Integrator のチュートリアル(Lab1)3(IP Integrator デザインの生成2)

Step 3: Using MARK_DEBUG

今回は、デバックするために、ILAコアで観察する信号をマークする。

41.processing_system7_1_axi_periph とGPIOコアの axi_gpio_1 間のAXIバスをMark Debug する。
Vivado_IP_Integrator_40_130722.png

42.Design Hierarchyビューを見ると、processing_system7_1_axi_periph_m00_axi にデバックマークが付いていた。
Vivado_IP_Integrator_41_130722.png

・デザインのタイトルを入れる。

43.IP integrator diagram の空いている所で右クリック、右クリックメニューから Create Comment を選択した。
Vivado_IP_Integrator_42_130722.png

44.Enter your comments here と出てきた。
Vivado_IP_Integrator_43_130722.png

45.”Zynq Example Design”と入力した。
Vivado_IP_Integrator_44_130722.png

46.タイトルのフォーマットを変更する場合は、タイトルを右クリックして、右クリックメニューから Format Comment を選択する。
Vivado_IP_Integrator_45_130722.png

47.Format Comment ダイアログが開いた。Text size: を 14 に設定した。
Vivado_IP_Integrator_46_130722.png

48.デザインをセーブする。File メニューから Save Block Design を選択して、IP Integrator Diagram をセーブした。
Vivado_IP_Integrator_47_130722.png

49.アドレスタブをクリックすると、AXI GPIO と AXI BRAM Controller のアドレスがマップされている。
Vivado_IP_Integrator_39_130721.png

50.Validate Designアイコンをクリックして、デザイン・ルール・チェックを行う。
Vivado_IP_Integrator_48_130722.png

51.デザイン・ルール・チェックが終了して、Validation successful が表示された。OKボタンをクリックした。
Vivado_IP_Integrator_49_130722.png

Vivado IP Integrator のチュートリアル(Lab1)4(Generate HDL Design Files)”に続く。

(2013/07/23:ZedBoard の選択をミスっていたので、全面的に修正した)
  1. 2013年07月22日 19:03 |
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