FC2カウンター FPGAの部屋 Vivado Design Suite のチュートリアルをやってみた2(Tclスクリプト2)

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Vivado Design Suite のチュートリアルをやってみた2(Tclスクリプト2)

前の記事は、”Vivado Design Suite のチュートリアルをやってみた1(Tclスクリプト)

前の記事で、”source run_bft_batch.tcl”を実行したら、すべての手順が完了して、ビットストリームを生成してしまった。これでは、、”Vivado Design Suite チュートリアル デザイン フローの概要 UG888 (v2013.2) 2013 年 6 月 19 日”(以下、Vivadoチュートリアル)に沿っていない。手順通りにやったつもりだが、ファイルが違っていたのか?

今回は、Vivado_Tutorial\Tutorial_Created_Dataフォルダを消去して、チュートリアルの通りにやり直してみたい。


手順 2 : サンプル デザインを使用して Vivado ツールを起動

1.Vivadoチュートリアルの”手順 2 : サンプル デザインを使用して Vivado ツールを起動”(8ページ)では、run_bft_batch.tcl の STEP#0 と STEP#1 のスクリプトをすべて実行するようだ。やって見た。

set outputDir ./Tutorial_Created_Data/bft_output
file mkdir $outputDir
read_vhdl -library bftLib [ glob ./Sources/hdl/bftLib/*.vhdl ]
read_vhdl ./Sources/hdl/bft.vhdl
read_verilog [ glob ./Sources/hdl/*.v ]
read_xdc ./Sources/bft_full.xdc


Vivado_Tutorial_10_130905.png

手順 3 : デザインの合成

2.下のTclコマンドを実行して、論理合成を行った。

synth_design -top bft -part xc7k70tfbg484-2 -flatten rebuilt



3.論理合成が終了した。
Vivado_Tutorial_11_130905.png

4.合成レポートはスクロールしても、途中で切れていて確認できない。なお、この状態では、Tutorial_Created_Data/bft_output フォルダにはファイルは何もない。

5.チェックポイントを作成し、レポートを出力させるコマンドを貼り付けた。

write_checkpoint -force $outputDir/post_synth
report_timing_summary -file $outputDir/post_synth_timing_summary.rpt
report_power -file $outputDir/post_synth_power.rpt


Vivado_Tutorial_12_130905.png

6.チェックポイントとレポートが作製されている。
Vivado_Tutorial_13_130905.png

7.パワーとタイミングだけでは寂しいので、report_utilizationコマンドで、リソース使用量をレポートしてみた。

report_utilization -file $outputDir/post_synth_util.rpt


Vivado_Tutorial_14_130905.png


Copyright 1986-1999, 2001-2013 Xilinx, Inc. All Rights Reserved.
-------------------------------------------------------------------------------------------------
| Tool Version : Vivado v.2013.2 (win64) Build 272601 Sat Jun 15 11:27:26 MDT 2013
| Date : Thu Sep 05 05:27:58 2013
| Host : running 64-bit Service Pack 1 (build 7601)
| Command : report_utilization -file ./Tutorial_Created_Data/bft_output/post_synth_util.rpt
| Design : bft
| Device : xc7k70t
| Design State : Synthesized
-------------------------------------------------------------------------------------------------

Utilization Design Information

Table of Contents
-----------------
1. Slice Logic
2. Memory
3. DSP
4. IO and GTX Specific
5. Clocking
6. Specific Feature
7. Primitives
8. Black Boxes
9. Instantiated Netlists

1. Slice Logic
--------------

+-------------------------+------+-------+-----------+-------+
| Site Type | Used | Loced | Available | Util% |
+-------------------------+------+-------+-----------+-------+
| Slice LUTs* | 1965 | 0 | 41000 | 4.79 |
| LUT as Logic | 1965 | 0 | 41000 | 4.79 |
| LUT as Memory | 0 | 0 | 13400 | 0.00 |
| Slice Registers | 1370 | 0 | 82000 | 1.67 |
| Register as Flip Flop | 1370 | 0 | 82000 | 1.67 |
| Register as Latch | 0 | 0 | 82000 | 0.00 |
| F7 Muxes | 32 | 0 | 20500 | 0.15 |
| F8 Muxes | 0 | 0 | 10250 | 0.00 |
+-------------------------+------+-------+-----------+-------+
* Warning! The Final LUT count, after physical optimizations and full implementation, is typically lower. Run opt_design after synthesis for a more realistic count.


2. Memory
---------

+-------------------+------+-------+-----------+-------+
| Site Type | Used | Loced | Available | Util% |
+-------------------+------+-------+-----------+-------+
| Block RAM Tile | 16 | 0 | 135 | 11.85 |
| RAMB36/FIFO* | 16 | 0 | 135 | 11.85 |
| RAMB36E1 only | 16 | | | |
| RAMB18 | 0 | 0 | 270 | 0.00 |
+-------------------+------+-------+-----------+-------+
* Note: Each Block RAM Tile only has one FIFO logic available and therefore can accommodate only one FIFO36E1 or one FIFO18E1. However, if a FIFO18E1 occupies a Block RAM Tile, that tile can still accommodate a RAMB18E1


3. DSP
------

+----------------+------+-------+-----------+-------+
| Site Type | Used | Loced | Available | Util% |
+----------------+------+-------+-----------+-------+
| DSPs | 64 | 0 | 240 | 26.66 |
| DSP48E1 only | 64 | | | |
+----------------+------+-------+-----------+-------+


4. IO and GTX Specific
----------------------

+-----------------------------+------+-------+-----------+-------+
| Site Type | Used | Loced | Available | Util% |
+-----------------------------+------+-------+-----------+-------+
| Bonded IOB | 71 | 71 | 285 | 24.91 |
| IOB Master Pads | 35 | | | |
| IOB Slave Pads | 33 | | | |
| Bonded IPADs | 0 | 0 | 14 | 0.00 |
| Bonded OPADs | 0 | 0 | 8 | 0.00 |
| GTXE2_CHANNEL | 0 | 0 | 4 | 0.00 |
| GTXE2_COMMON | 0 | 0 | 1 | 0.00 |
| IBUFGDS | 0 | 0 | 275 | 0.00 |
| IDELAYCTRL | 0 | 0 | 6 | 0.00 |
| IN_FIFO | 0 | 0 | 24 | 0.00 |
| OUT_FIFO | 0 | 0 | 24 | 0.00 |
| PHASER_REF | 0 | 0 | 6 | 0.00 |
| PHY_CONTROL | 0 | 0 | 6 | 0.00 |
| PHASER_OUT/PHASER_OUT_PHY | 0 | 0 | 24 | 0.00 |
| PHASER_IN/PHASER_IN_PHY | 0 | 0 | 24 | 0.00 |
| IDELAYE2/IDELAYE2_FINEDELAY | 0 | 0 | 300 | 0.00 |
| ODELAYE2/ODELAYE2_FINEDELAY | 0 | 0 | 100 | 0.00 |
| IBUFDS_GTE2 | 0 | 0 | 4 | 0.00 |
| ILOGIC | 0 | 0 | 285 | 0.00 |
| OLOGIC | 0 | 0 | 285 | 0.00 |
+-----------------------------+------+-------+-----------+-------+


5. Clocking
-----------

+------------+------+-------+-----------+-------+
| Site Type | Used | Loced | Available | Util% |
+------------+------+-------+-----------+-------+
| BUFGCTRL | 2 | 0 | 32 | 6.25 |
| BUFIO | 0 | 0 | 24 | 0.00 |
| MMCME2_ADV | 0 | 0 | 6 | 0.00 |
| PLLE2_ADV | 0 | 0 | 6 | 0.00 |
| BUFMRCE | 0 | 0 | 12 | 0.00 |
| BUFHCE | 0 | 0 | 96 | 0.00 |
| BUFR | 0 | 0 | 24 | 0.00 |
+------------+------+-------+-----------+-------+


6. Specific Feature
-------------------

+-------------+------+-------+-----------+-------+
| Site Type | Used | Loced | Available | Util% |
+-------------+------+-------+-----------+-------+
| BSCANE2 | 0 | 0 | 4 | 0.00 |
| CAPTUREE2 | 0 | 0 | 1 | 0.00 |
| DNA_PORT | 0 | 0 | 1 | 0.00 |
| EFUSE_USR | 0 | 0 | 1 | 0.00 |
| FRAME_ECCE2 | 0 | 0 | 1 | 0.00 |
| ICAPE2 | 0 | 0 | 2 | 0.00 |
| PCIE_2_1 | 0 | 0 | 1 | 0.00 |
| STARTUPE2 | 0 | 0 | 1 | 0.00 |
| XADC | 0 | 0 | 1 | 0.00 |
+-------------+------+-------+-----------+-------+


7. Primitives
-------------

+----------+------+
| Ref Name | Used |
+----------+------+
| LUT2 | 1427 |
| FDCE | 1152 |
| LUT6 | 370 |
| FDPE | 160 |
| LUT4 | 147 |
| LUT5 | 114 |
| LUT3 | 84 |
| CARRY4 | 80 |
| DSP48E1 | 64 |
| FDRE | 58 |
| LUT1 | 55 |
| IBUF | 37 |
| OBUF | 34 |
| MUXF7 | 32 |
| RAMB36E1 | 16 |
| BUFG | 2 |
+----------+------+


8. Black Boxes
--------------

+----------+------+
| Ref Name | Used |
+----------+------+


9. Instantiated Netlists
------------------------

+----------+------+
| Ref Name | Used |
+----------+------+


Vivado Design Suite のチュートリアルをやってみた3(Tclスクリプト3)”に続く。
  1. 2013年09月05日 05:34 |
  2. Vivado
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