FC2カウンター FPGAの部屋 Vivado HLS 2013.4でラプラシアン・フィルタ関数をaxi masterモジュールにする9(Directive2)

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Vivado HLS 2013.4でラプラシアン・フィルタ関数をaxi masterモジュールにする9(Directive2)

Vivado HLS 2013.4でラプラシアン・フィルタ関数をaxi masterモジュールにする8(Directive)”の続き。

前回は、UNROLL Directive を入れてたが効果は得られなかった。あれからPIPELINE Directive を試してみたが、大きいループにPIPELINE Directive 属性を付加すると時間がかかりすぎる。小さいループにPIPELINE Directive をかけても他がPIPELINE化されていないので、効果なしという結果になるような気がする。

PIPELINE Directive を追加したプロジェクトを下に示す。
Vivado_HLS_2013_4_40_140213.png

IP化して、シミュレーションを行った結果を下に示す。
Vivado_HLS_2013_4_41_140213.png

変化なしだ。

自分でHDLで作ったラプラシアンフィルタAXI4 Master IPは、ピクセルデータRead の DMAと、ラプラシアンフィルタ結果Write の DMA の間が殆ど無い。すべてパイプライン処理をしているからだ。
下に、HDLで自作したラプラシアンフィルタAXI4 Master IPのシミュレーション結果を示す。上が AXI4 Write で下が AXI4 Readになっているので、トランザクションの様子がよくわかる。
axi4m_lap_filter_10_131124.png

ReadとWriteの差がほとんど0だ。このように、Vivado HLS 2013.4 の出力したIPの処理を行いたいがどのようにチューニングしてよいかわからない?
マニュアルを熟読すべきなのだろうが、時間もないので、後の課題とすることにして、中断していたVivado 2013.4 IP Integrater の回路のデバックに戻ろうと思う。
  1. 2014年02月13日 04:24 |
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