FC2カウンター FPGAの部屋 ZYBO Base System Design(Vivado 2014.1版)

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ZYBO Base System Design(Vivado 2014.1版)

ZYBO Base System Design(ISE14.7版)”の続き。

今回は、ZYBO Base System Design の Vivado 版をやってみることにした。本来は、Vivado 2013.4のプロジェクトなのだ、がVivado 2014.1に変換してやってみた。IPはアップグレードした。

最初に、すでにビットストリームの生成まで終了しているのだが、Vivado 2014.1のカスタムIPの構成を見てみよう。
ZYBO_BSD_18_140429.png

Video & Image Processing の下に、HMDI Transmitter があった。IP Settings を見た。
ZYBO_BSD_19_140429.png

axi_is2_adi_v1_0, AXI Display Controller, HDMI Transmitter の3つのカスタムIPがあるようだ。
ZYBO_BSD_19_140429.png

ビットストリームの生成まで終了したところを下の図に示す。
ZYBO_BSD_16_140429.png

結構、LUTを消費している。消費電力も1.749Wだそうだ。因みに、ソフトウェアを動作させてデモを行っている時は、Zynq7010を触ってみると、かなり熱い。パソコンのUSBポートからの電源供給ではなく、必ず、ACアダプタで電源供給する必要がある。
ZYBO_BSD_21_140429.png

ブロック・デザインを下に示す。この大きさだど、HDの画面に表示しても詳細が分からない。このぐらいの規模になると階層化したいね。。。
ZYBO_BSD_17_140429.png

ハードウェアをエクスポートして、SDKを立ちあげた。READMEに従って、アプリケーション・プロジェクトを作製した。FPGAにビットストリームをダウンロードして、ソフトウェアをRUNした。(Run Configurationを作製した)
ZYBO_BSD_20_140429.png

但し、”ZYBOの実験”さんに書いてあるように、main.cのAudoInitialize をコメントアウトしないとソフトウェアが動作しなかった。

後のデモの様子は、”ZYBO Base System Design(ISE14.7版)”と同様だ。

因みに、HD解像度のピクセルクロックは、ソフトウェアの表示によると、148.571 MHz だそうだ。
ZYBO_BSD_22_140429.png
  1. 2014年04月29日 04:51 |
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