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Vivado HLS 2014.4でラプラシアン・フィルタ関数をaxi masterモジュールにする3(IP Catalog にVivado HLSのIPを追加)”の続き。
前回は、Vivado HLSで作製したラプラシアンフィルタIPを IP Catalog に追加した。今回は、、Vivado HLSで作製したラプラシアンフィルタIPを V_ZYBO_CAMDfLブロックデザイン上にインスタンスして論理合成、インプリメントを行う。
・axi_mem_intercon をダウブルクリックして、AXI Interconnect のNumber of Slave Interfaces を 2 から 4 に変更した。(もしかしたら、この手順は要らないのかもしれない?自動配線を行うと自動的にこのポートを増やしてくれるのかも知れない?)
・axi_mem_intercon に S02_AXI と S03_AXI ポートが増えた。
・ブロックデザインのなにもない所で右クリックして、右クリックメニューから Add IP ... を選択した。
・出てきたダイアログのテキストエリアに lap と入力すると lap_filter_axim_hls が出てきた。これをダブルクリックした。
・lap_filter_axim_0 が追加された。
・Run Connection Automation をクリックした。
・Run Connection Automation が出て、すべての項目にチェックを入れた。OKボタンをクリックした。
・lap_filter_axim_0 が自動的に配線された。
・Address Editor の内容を示す。
・論理合成、インプリメント、ビットストリームの生成を行った。タイミング制約を満たせなかったようだ。
・幾つかクリティカル・ワーニングが出ているが、制約ファイルの制約が有効じゃないというワーニングが出ている。
・制約ファイルを見てみると、以下の2つの行だった。どうやらネットが無くなってしまったようなので、削除した。
・Implemented Design を展開して、Edit Timing Constraints をクリックした。
・Timing 制約エディタと Timing Summary が開いた。
・Timing Summary を見ると、pclk_buf と clk_fpga_0 の間でタイミング制約違反が出ている。このパスは非同期FIFO でつないであるので、タイミング制約は大体必要無い。
・pclk_buf と clk_fpga_0 間のパスをFalse Path に設定するために Timing 制約エディタの + アイコンをクリックした。
・Set False Path ダイアログで、From を pclk_buf、To を clk_fpaa_0 に設定して、OKボタンをクリックした。
・もう1つ、From が clk_fpga_0、To が pck_buf の False Path も設定した。
・制約ファイルのV_ZYBO_CAMfL.xdc に以下のような制約が追加された。
・False Path を設定できたので、もう一度、論理合成、インプリメント、ビットストリームの生成を行った。今度は成功した。
- 2015年02月10日 05:14 |
- Vivado HLS
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