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AXI4-Stream版ラプラシアンフィルタIPのカメラ表示システム1(構想編)

FPGAの部屋のブログで書いてきた Vivado HLS で作製したAXI4-Stream版ラプラシアンフィルタ IP を使用したカメラ表示システムを作製しようと思う。

システムを構築するボードはいつも使っている Zynq 7010 を搭載した ZYBO とする。
ブロック図を作製したので、下に示す。

AXIS_cam_disp_1_150510.png

CMOSカメラから撮影された画像が”カメラーAXI4-Stream出力”モジュールに入って、AXI4-Stream に変換されて出てくる。このモジュールは、既存の”カメラ・インターフェース”モジュールを変更する。AXI4-Master出力だったので、AXI4-Stream に変更中だ。ついでにと言うか AXI4-Master出力のデータバス幅は 64 ビット長だったので、32 ビット幅に変更する。

”AXI4-Stream入力ラプラシアンフィルタ”は今まで作ってきた Vivado HLS 2014.4 の 100 MHz 動作バージョンを使用する。

それで、ラプラシアンフィルタ出力画像だけでなく、カメラの生画像を見たいので、”AXI4-Stream Switcher”を Vivado HLS 2014.4 で新たに作製する。”AXI4-Stream Switcher”はカメラの画像のAXI4-Stream とラプラシアンフィルタを通した画像の AXI4-Stream を切り替える。

AXI4-Stream から AXI4-Master で DDR3 SDRAM へ画像をDMAする部分は、Xilinx 社の IP の”AXI VDMA”を使おうと思っているが、私が使って動いたことが無いため、Vivado HLS で自作することも考えている。

Vivado HLS は2014.4 を使用したいと思うが、Vivado は最新の 2015.1 を使いたいと思う。この組み合わせでうまくいくかどうかも検証したい。

(2015/11/15:追記)
ブロック図が間違っていたので、下に示す。
AXI4-Stream は1対1で接続する必要があり、分岐はできないため1つを2つに分けることもできない。AXI4 Stream Switcher を置いて、1本のAXI4 Stream を2本のAXI4 Stream に分けた。
AXIS_cam_disp_1_151115.png
  1. 2015年05月10日 04:45 |
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