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カメラ-AXI4-Stream出力IPの作製1(プロジェクト作製とpixel_fifo)

AXI4-Stream版ラプラシアンフィルタIPのカメラ表示システム1(構想編)”のブロック図のカメラ-AXI4-Stream出力IPを作製する。

Vivado 2015.1 でZYBOに搭載されているZynq の xc7z010clg400-1 のプロジェクトを作製した。

プロジェクトフォルダ直下の hdl フォルダの下に VHDL フォルダと Verilog フォルダを作って、VHDLフォルダには、mt9d111_inf_axims.vhd 、Verilog フォルダには、mt9d111_axi_lite_slave.v、mt9d111_cam_cont.v を置いて、cam_inf_d11_axis_151 プロジェクトに Add Source した。

同様に、プロジェクトフォルダ直下の simulation フォルダに mt9d111_inf_axis_tb.v、mt9d111_model.v を置いて、cam_inf_d11_axis_151 プロジェクトに Add Source した。
Cam_inf_AXIS_1_150511.png

pixel_fifo を生成した。

Basic タブ。
Fifo Implementation を Independent Clocks Block RAM に設定した。
Cam_inf_AXIS_2_150511.png

Native Ports タブ。
Write Width を 34 、Write Depth を 512 に設定した。
Cam_inf_AXIS_3_150511.png

Status Flags タブ。
Almost Full Flag と Almost Empty Flag、Overflow、Underflow Flag にチェックを入れた。
Cam_inf_AXIS_4_150511.png

Data Counts タブ。
Read Data Counts (Synchronized with Read Clk) にチェックを入れた。
Cam_inf_AXIS_5_150511.png

Summary タブ。
Cam_inf_AXIS_6_150511.png

なお、データ幅が 34 なのは、TLAST、TUSER、ピクセル・データ 32 ビットがパックされているからだ。
  1. 2015年05月11日 21:54 |
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