FC2カウンター FPGAの部屋 ZYBOのHDMI入力をVGA出力に出力する1(プロジェクトの作製)

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

ZYBOのHDMI入力をVGA出力に出力する1(プロジェクトの作製)

ZYBOのHDMI入力を使用する(概要)”の知見をベースにHDMI入力から入力されたビデオ信号をVGAポートに出力するVivado 2015.2 のプロジェクトを作ってみようと思う。

前回の vivado-library/ip/dvi2rgb_v1_4 は DVI 信号を Xilinx社の規格の vid_io に変換する。その vid_io から VGAに出力するIP が vivado-library/ip/rgb2vga_v1_0 だ。rgb2vga IP から VGAポートに接続すれば、カメラで撮影したビデオ信号をHDMI に出力して、異なるZYBOで受け、VGAポートに出力することができるはずだ。

ZYBOのリファレンス・マニュアルの21ページに、ZYBOのZynq-7010 の L16 に125MHzのクロックが入っているので、これを使用して、MMCMで200MHzに変換して dvi2rgb のRefClk に入れることにする。

それでは、gvi2vga_test というプロジェクトをVivado 2015.2 で作製して、ブロックデザインを作製しよう。
dvi2vga_1_150722.png

IP Catalog に dvi2rgb と rgb2vga の2つのIP を追加した。
dvi2vga_2_150722.png

gvi2vga という名前のブロックデザインを作製し、clk_wiz_0, dvi2rgb_0, rgb2vga_0 を Add IP した。
dvi2vga_3_150722.png

clk_wiz_0 の設定を行った。
Clocking Options タブの Input Clock Information のPrimary のInput Frequency をManual に変更し、125 MHz を設定した。
dvi2vga_4_150722.png

Output Clocks タブでは、clk_out1 を 200MHz に設定した。
dvi2vga_5_150722.png

これでOKボタンをクリックして確定させた。

次に dvi2rgb_0 をダブルクリックして、設定を行う。
Resets active high のチェックを外して、0 でリセットに設定する。
< 120 MHz のラジオボタンをクリックする。
OKボタンをクリックする。
dvi2vga_6_150723.png

rgb2vga_0 をダブルクリックして設定を行う。
R が 5 ビット、G が 6 ビット、B が 5 ビットでZYBOのビット幅と同じだったので、そのままOKボタンをクリックする。
dvi2vga_7_150723.png

配線を行った。TMDSバスは Make External しても外部入力ポートが生成されなかったので、TMDSバスをばらして Make External を行った。配線後のブロックデザインを下に示す。
dvi2vga_8_150723.png

Validate Design アイコンをクリックして、ブロックデザインを検証してみたが成功した。

次に ブロックデザインのwapper HDL ファイルを作製した。
dvi2vga_9_150723.png

Run Synthesis ボタンをクリックして、論理合成を行った。

論理合成は無事に成功した Open Synthesis Design をクリックした所を下に示す。
dvi2vga_10_150723.png
  1. 2015年07月22日 05:55 |
  2. ZYBO
  3. | トラックバック:0
  4. | コメント:0

コメント

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
http://marsee101.blog19.fc2.com/tb.php/3208-60238094
この記事にトラックバックする(FC2ブログユーザー)