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ZYBOのHDMI入力をVGA出力に出力する3(バグフィックス?)

ZYBOのHDMI入力をVGA出力に出力する2(制約ファイル)”の続き。

前回はインプリメントを行ったが、エラーが出てしまった。今回はバグフィックスを行う。

忘れていたのだが、Help With A Zybo Video Design にまさに、同じ回路が載っていた。それを見ると、hdmi_out_en, hdmi_hpd が足りていなかった。更に、clk_wiz_0 はPLL である必要があるそうだ。

まずは、hdmi_out_en, hdmi_hpd をブロックデザインに追加した。
dvi2vga_18_150725.png

clk_wiz_0 をダブルクリックして、PLLに変更した。
dvi2vga_19_150725.png

論理合成を行い、hdmi_out_en, hdmi_hpd の規格とピン番号を指定した。
dvi2vga_20_150725.png

dvi2vga.xdc にもhdmi_out_en, hdmi_hpd の制約が追加された。
dvi2vga_21_150725.png

また、インプリメントでエラー発生。今度は、MMCMのVCOの周波数が範囲外だそうだ。
dvi2vga_22_150725.png

ロックがかかっているタイミング制約で、TMDS_Clk_p が 6.060 ns つまり 165 MHz に制約されている。
dvi2vga_23_150725.png
これは、dvi2rgb IP に入っている制約のようだった。

dvi2rgb IP を IP Packager で編集した。
dvi2rgb.xdc で、TMDS_Clk_p のタイミング制約を 8.334 ns , 120 MHz に制約した。
dvi2vga_24_150725.png

dvi2rgb_ooc.xdc も TMDS_Clk_p のタイミング制約を 8.334 ns , 120 MHz に制約した。
dvi2vga_25_150725.png

Package IP タブで Re-Package IP ボタンをクリックして、再パッケージした。
dvi2vga_26_150725.png

dvi2vga_test プロジェクトに戻って、IPを更新してから、ビットストリームの生成を行ったら、成功した。
dvi2vga_27_150725.png

Implemented Design を開いてみた。ロジックが配置されているのが見える。大丈夫そうだ。
dvi2vga_28_150725.png

ビットストリームの生成は成功したのだが、疑問がある。
TDMS_Clk_p はピクセル・クロックの10倍になっているはずなのだが、8.334 ns などという制約で良いのだろうか?10 倍の周波数なので、0.834 ns とかなんじゃないか?という疑問が。。。あるが、とりあえず動かしてみようと思う。。。
  1. 2015年07月25日 06:34 |
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