FC2カウンター FPGAの部屋 ビデオ信号にAXI4 Stream版のラプラシアンフィルタを通して画像出力1(準備編)

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ビデオ信号にAXI4 Stream版のラプラシアンフィルタを通して画像出力1(準備編)

まずは過去記事をまとめよう。

ZYBOのHDMI入力をVGA出力に出力する4(実機テスト)”でZYBO1 のHDMI 出力から、ケーブルにカメラ画像信号を載せて、ZYBO2 のHDMI 入力から入力した画像信号をVGA出力して、カメラ画像を表示することに成功した。

ZYBOのHDMI入力画像にラプラシアンフィルタ処理を行う1(構想編)
ZYBOのHDMI入力画像にラプラシアンフィルタ処理を行う2(高位合成)
Vivado HLS 2014.4 でHLSストリームを使用してビデオ信号を入出力する
Vivado HLS 2014.4 でHLSストリームを使用してビデオ信号を入出力する2”でビデオ信号をVivado HLS で直接、ラプラシアンフィルタ処理後のビデオ信号に変換しようとしたが、なかなかうまく行かなかった。

今回は、”Vivado HLS 2014.4 でAXI4-Stream版ラプラシアンフィルタIP を作製する1(C++ ソースコードの公開)”のAXI4-Stream版ラプラシアンフィルタIP を使用して、ビデオ信号から AXI4 Stream に変換して、ラプラシアンフィルタ処理を行い、その出力の AXI4 Stream をビデオ信号に変換する。このIP は久しぶりにHDL で書いてみようと思う。

まずは、AXI4 Steram版ラプラシアンフィルタを少し改造する必要がある。制御用のAXI4 Lite Slave を除いて、ap_none プロトコルの lap_fil_enable ポートを追加する。そして、 return も ap_ctrl_none にする。ap_ctrl_none にすると C/RTL コシミュレーションが出来ないので、現在のAXI4 Steram版ラプラシアンフィルタで入力ストリームから出力ストリームまでの遅延を確認しておこう。

AXI4 Steram版ラプラシアンフィルタの C/RTLコシミュレーションを行って、Vivado を立ちあげて、TCL Console に次のコマンドを入力した。

cd C:/Users/Masaaki/Documents/Vivado_HLS/lap_filter_axis2_2014_4/solution1/sim/verilog/
current_fileset
open_wave_database lap_filter_axis.wdb
open_wave_config lap_filter_axis.wcfg

シミュレーション波形を下に示す。
dvi2lap2vga_14_150830.png

ins_TUSER から out_TUSER が 7 クロック遅れているのが分かった。
ins_TUSERが 1 になった次のクロックで、ins_TREADY が 1 クロックだけ、0 になってしまう。この時には、ストリーム・データを受け取れないということなので、LUT使用のFIFO を入れる必要がある。

とりあえずは、AXI4 Stream 版のラプラシアンフィルタIP を修正しよう。
  1. 2015年08月31日 04:26 |
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