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ビデオ信号にAXI4 Stream版のラプラシアンフィルタを通して画像出力3(Vivadoプロジェクト)

ビデオ信号にAXI4 Stream版のラプラシアンフィルタを通して画像出力2(Vivado HLS)”の続き。

Video In to AXI4-Stream IP と AXI4-Stream to Video Out IP”と”Video Timing Controller (VTC)”でそれらのIPの使い方を学んだ。これらのIPと”ビデオ信号にAXI4 Stream版のラプラシアンフィルタを通して画像出力2(Vivado HLS)”を使って、Vivado 2015.2 のブロックデザインで接続していこう。

まずは”ZYBOのHDMI入力をVGA出力に出力する4(実機テスト)”でHDMI同士をつないで転送が成功した dvi2vga_test フォルダをコピー&ペーストして、dvi2vga_lap フォルダと名前を変更した。
dvi2lap2vga_25_150904.png

次に、”ビデオ信号にAXI4 Stream版のラプラシアンフィルタを通して画像出力2(Vivado HLS)”のC:\Users\Masaaki\Documents\Vivado_HLS\ZYBO\lap_fil_aixs_cnone_14_4\solution1\impl\ip フォルダのxilinx_com_hls_lap_filter_axis_1_0.zip の中のファイルを dvi2vga_lap フォルダにlap_fil_axis_cnone フォルダを作製して、その中にコピーした。
dvi2lap2vga_26_150904.png

左端のProject Manager -> IP Catalog をクリックして、IP Catalog で右クリックして、IP Settings... を選択し、vdin_lap_vdout_15_2 プロジェクトのフォルダにlap_fil_axis_cnone フォルダを指定した。
dvi2lap2vga_27_150904.png

dvi2vga ブロックデザインに Video In to AXI4-Stream IP、Lap_fiter_axis IP、Video Timing Controller IP、AXI4-Stream to Video Out IP の4つを入れた。
dvi2lap2vga_28_150904.png

Video Timing Controller IP をダブルクリックして、設定を行った。
最初の画面で、Include AXI4-Lite Interface にチェックを外した。
dvi2lap2vga_29_150904.png

Default/Constant タブで Video Mode を 800x600p に設定した。
dvi2lap2vga_30_150904.png

clk_wiz をダブルクリックして設定した。
100 MHz の clk_out2 を追加した。
dvi2lap2vga_31_150904.png

ブロックデザインが完成した。バリデーションも通った。
dvi2lap2vga_33_150905.png

Sourcesウインドウで dvi2vga ブロックデザインを右クリックし、右クリックメニューから、Create HDL Wapper... を選択して、Wapper HDLファイルを作成し直した。

ラプラシアンフィルタ処理を行う(1)か行わない(0)か選択するスイッチ sw0 を成約する必要があるので、論理合成を行った。

Synthesized Design をオープンして、sw0 を G15 つまりスライドスイッチの 0 番に割り当てた。IOレベルはLVCMOS33 に設定した。
dvi2lap2vga_34_150905.png

Synthesized Design を閉じて、Flow Navigator の Generate Bitstream をクリックして、ビットストリーム生成まで行った。

ビットストリーム生成は成功した。

Project Summary を示す。
dvi2lap2vga_35_150905.png

これでZYBO をコンフィグレーションしてもVGAに画像は出なかった。失敗だ。
  1. 2015年09月04日 05:23 |
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