FC2カウンター FPGAの部屋 ZYBOのHDMI入力をVGA出力に出力する8(ラプラシアンフィルタIP付き)

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ZYBOのHDMI入力をVGA出力に出力する8(ラプラシアンフィルタIP付き)

ZYBOのHDMI入力をVGA出力に出力する7(ラプラシアンフィルタIPを除いたシステム)”の続き。

前回、ラプラシアンフィルタを除いたVideo In to AXI4-Stream IP と AXI4-Stream to Video Out IP、Video Timing Controller (VTC)を接続したが、正常に画像が表示できた。
今回は、Video In to AXI4-Stream IP と AXI4-Stream to Video Out IPの間のAXI4-Stream インターフェースの間にラプラシアンフィルタIP を挿入する。

その前に、720p 用にラプラシアンフィルタIP を変更した。
最初に、lap_filter_axis.h に 1280 x 720 画素を定義した。lap_filter_axis.h を下に示す。

// lap_filter_axis.h
// 2015/05/01

#define HORIZONTAL_PIXEL_WIDTH    1280
#define VERTICAL_PIXEL_WIDTH    720

//#define HORIZONTAL_PIXEL_WIDTH    64
//#define VERTICAL_PIXEL_WIDTH    48

#define ALL_PIXEL_VALUE    (HORIZONTAL_PIXEL_WIDTH*VERTICAL_PIXEL_WIDTH)


C++ からHDL へ合成した。
dvi2lap2vga_40_150910.png

dvi2lap2vga_41_150910.png

IP化を行って、Vivado 2015.2 のプロジェクトにIP をコピーした。(Vivado HLS のバージョンは 2014.4)

Vivado のブロックデザインの最終形を示す。(実は下の図にはデバック・マークが入っている)
dvi2lap2vga_42_150910.png

これで、ビットストリームの生成までを行い、ZYBOにコンフィグレーションしてやってみたが、画像が表示されないので、デバックを行うことにする。

その後、Vivado Analyzer でデバックしてみたが、信号は問題なかった。画像も映っていた。どうやら、HDMI端子をノートパソコンに入れた状態でコンフィグレーションする必要があるようだ。一度、画像が出ると安定している。HDMI端子をノートパソコンに入れてコンフィグしても画像が出ないようだったら、もう一度、コンフィグしてほしい。

その後、いろいろとFFを2つ入れてそれぞれのクロックにdvi2rgb_0 の aPixelClkLckd を同期させて見たが、HDMI端子を一度抜くと、再び挿入してもVGA画像が表示されなかった。なにか気づいたことがあったら教えて下さい。

最終的なブロックデザインを下に示す。
dvi2lap2vga_43_150912.png

どのような表示になるかというと、ノートパソコンのこんな壁紙が
dvi2lap2vga_44_150912.jpg

SW0 をON するとこのようになる。
dvi2lap2vga_45_150912.jpg

Chrome を立ちあげてラプラシアンフィルタ処理すると、リアルタイムにこのような表示が見える。とっても面白いです。。。
dvi2lap2vga_46_150912.jpg

後で、Digilent フォーラムのProject Vaultでプロジェクトを公開しようと思う。

プロジェクトを公開しようと思ったのですが、”Digilent Vivado library”のIPのライセンスが分からないので、とりあえず止めることにしました。
  1. 2015年09月11日 05:25 |
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