FC2カウンター FPGAの部屋 Vivado HLS勉強会第1日目

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Vivado HLS勉強会第1日目

昨日は、Vivado HLS勉強会の第1日目でした。いろいろと問題点が浮かび上がってきました。

Vivado HLS勉強会第1日目の項目です。

Vivado HLS勉強会1(基礎編)
  • Vivado HLS 2014.4
    • 掛け算のプロジェクト、Cソースコードの作製
    • Cのテストベンチを作製してCシミュレーション
    • CからHDLを生成
    • C/RTLコシミュレーション
    • VivadoでC/RTLコシミュレーションの波形を確認
    • ディレクティブを追加して再度CからHDLを生成
    • IPとしてパッケージ
  • Vivado 2014.4
    • Vivadoでプロジェクトを作製
    • Vivado HLSプロジェクト(multi_apuint)のIPをIP Catalogに登録
    • ブロックデザインにIPを追加し、回路を構成
    • 制約ファイルを追加
    • 論理合成、インプリメント、ビットストリームの生成
    • 実機確認

Vivdo HLS勉強会2(レジスタの挿入とPIPELINEディレクティブ)
  • 掛け算回路の出力にレジスタを挿入する
    • ディレクティブを変更し、高位合成
    • C/RTLコシミュレーションを行い波形を観察する
  • 掛け算回路の入力にレジスタを挿入する
    • ディレクティブを変更し、高位合成
    • C/RTLコシミュレーションを行い波形を観察する
  • PIPELINEディレクティブを挿入する
    • ディレクティブを変更し、高位合成
    • C/RTLコシミュレーションを行い波形を観察する
    • 新規Solutionを作製(400MHzクロック制約でのHDL合成)
  • 補足(応用例)
    • ディスプレイ・コントローラーの作製

  1. 2015年09月15日 03:40 |
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