FC2カウンター FPGAの部屋 ZYBOにHDLで書いたラプラシアンフィルタを実装する1(FIFO の生成1)

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ZYBOにHDLで書いたラプラシアンフィルタを実装する1(FIFO の生成1)

以前、ZedBoard 用にHDLで書いたラプラシアンフィルタのIP があった。(”AXI4 Master アクセスのラプラシアン・フィルタ IP9(できた。完成)”)
これをZYBO用にVivado 2015.3 で再度実装してみたいと思う。

ZYBO 用のVivado のプロジェクトにしたのだが、Coregen でつくってあるFIFOは読み込めない。
そこでFIFO Generator で作り直すことにした。
lap_fil_HDL_axim_1_151023.png

FIFO は汎用AXI Master IP の所に使われているので、”AXI4 Master Interfaceモジュールの作製2(シミュレーション)”のISE プロジェクトを立ちあげてFIFO の設定を真似て、Vivado の FIFO Generator で設定を入れることにした。
lap_fil_HDL_axim_2_151023.png

ISEを立ち上げるのは久しぶりだ。懐かしい。。。

Coregen を立ち上げて write_adfifo の設定を見た。
lap_fil_HDL_axim_3_151023.png

Vivado 2015.3 の write_adfifo の FIFO Generator の画面を示す。
lap_fil_HDL_axim_4_151023.png

Native Ports タブ
lap_fil_HDL_axim_5_151023.png

Status Flags タブ
lap_fil_HDL_axim_6_151023.png

Data Counts タブ
lap_fil_HDL_axim_7_151023.png

Summary タブ
lap_fil_HDL_axim_8_151023.png

OK ボタンをクリックすると、Generate Output Products ダイアログが表示された。
lap_fil_HDL_axim_9_151023.png

Generate ボタンをクリックした。

ダイアログが表示されたので、OKボタンをクリックした。
lap_fil_HDL_axim_10_151023.png

これで、write_adfifo の生成が終了した。
lap_fil_HDL_axim_11_151023.png
  1. 2015年10月23日 05:08 |
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