FC2カウンター FPGAの部屋 ZYBOにHDLで書いたラプラシアンフィルタを実装する2(FIFO の生成2)

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ZYBOにHDLで書いたラプラシアンフィルタを実装する2(FIFO の生成2)

ZYBOにHDLで書いたラプラシアンフィルタを実装する1(FIFO の生成1)”の続き。

前回は、write_adfifo の生成を行ったが、今回はその続きで、Write関連のFIFOの生成を行う。

最初に write_adfifo_outs の生成を行う。

Coregen を立ち上げて write_adfifo_outs の設定を見た。
lap_fil_HDL_axim_12_151025.png

Vivado 2015.3 の write_adfifo_outs の FIFO Generator の画面を示す。
lap_fil_HDL_axim_13_151025.png

Native Ports タブ
lap_fil_HDL_axim_14_151025.png

Status Flags タブ
lap_fil_HDL_axim_15_151025.png

Data Counts タブ
lap_fil_HDL_axim_16_151025.png

Summary タブ
lap_fil_HDL_axim_17_151025.png

OK ボタンをクリックすると、Generate Output Products ダイアログが表示された。
lap_fil_HDL_axim_18_151025.png

Generate ボタンをクリックした。

ダイアログが表示されたので、OKボタンをクリックした。
lap_fil_HDL_axim_19_151025.png

これで、write_adfifo_outs の生成が終了した。
lap_fil_HDL_axim_20_151025.png

次に、write_fifo の生成を行う。

Coregen を立ち上げて write_fifo の設定を見た。
lap_fil_HDL_axim_21_151025.png

Vivado 2015.3 の write_fifo の FIFO Generator の画面を示す。
lap_fil_HDL_axim_22_151025.png

Native Ports タブ
lap_fil_HDL_axim_23_151025.png

Status Flags タブ
lap_fil_HDL_axim_24_151025.png

Data Counts タブ
lap_fil_HDL_axim_25_151025.png

Summary タブ
lap_fil_HDL_axim_26_151025.png

OK ボタンをクリックすると、Generate Output Products ダイアログが表示された。

Generate ボタンをクリックした。

ダイアログが表示されたので、OKボタンをクリックした。

これで、write_fifo の生成が終了した。

Write関連のFIFOの生成は終了した。
  1. 2015年10月25日 09:01 |
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