FC2カウンター FPGAの部屋 フリーの高位合成ツール Synverll を試してみる2

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フリーの高位合成ツール Synverll を試してみる2

”フリーの高位合成ツール Synverll を試してみる1”の続き。

前回、掛け算のソフトウェアを作って、Synverll で合成してVerilog HDL に変換した。
今回は、Vivado 2015.3 でプロジェクトを作ったのだが、Verilog HDLファイルをコピーしている時にバグらしいのに気づいてしまった。

それは、mar_ex_top.v で global_signal は次のように 1 ビットなのだが
// global signal
input __args_multi_in0,
input __args_multi_in1,
input __args_multi_out,
それらの信号は、marsee_example1.v の Memory Singal に接続されている。
// Memory Singal
input [31:0] __args_multi_in0,
input [31:0] __args_multi_in1,
input [31:0] __args_multi_out,

こちらは 32 ビット幅なので、1 ビットの信号を 32 ビットに接続してしまっている。これらの信号は、ステートマシンで、 __gm_adrs に入力されて、RAMのアドレスとして使われるようなので、1 ビットではまずいと思われる。
取りあえず、安定するまで評価を待つことにした。

  1. 2015年11月03日 18:35 |
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