FC2カウンター FPGAの部屋 ZYBO_0 を変更1(ブロックデザインの修正)

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ZYBO_0 を変更1(ブロックデザインの修正)

ZYBO_0 と ZYBO_1_XGA_test との接続テスト”でZYBO を使用して、HDMI 出力から画像を出力して、HDMI 入力で入力して表示することは出来たのだが、どうもHDMI 間の転送がミスしているビットがあるようだ。
そこで、Digilent Vivado libraryrgb2dvi IP を使用してHDMI 出力することにした。そのためには、bitmap_disp_cntrler_axi_master IP のTMDSインターフェースをDigilent 社のRGBインターフェースに変更する必要がある。また、今まで、bitmap_disp_cntrler_axi_master IP は25MHzのクロックを入れて、内部のMMCMで必要なピクセルクロックを生成していたが、外部からピクセルクロックを入力する方式に変更する。

ZYBO_0_154 フォルダをコピーして、ZYBO_0_154_2 フォルダとしてペーストした。

ZYBO_0_154_2 フォルダのZYBO_0_153.xpr をダブルクリックしてVivado 2015.4 を起動した。

IP Catalog を開いて、IP のパスを見てみたが、問題なくZYBO_0_154_2 フォルダに変換されていた。良くなっている。

ブロックデザインZYBO_0 を開いて、bitmap_disp_cntrler_axi_master_1のclk25、TMDS関連のポートの配線を削除した。
Change_of_ZYBO0_1_160102.png

bitmap_disp_cntrler_axi_master_1を右クリックして、右クリックから Edit in IP Packager... を選択してbitmap_disp_cntrler_axi_master IPを変更する。
Change_of_ZYBO0_2_160102.png

bitmap_disp_cntrler_axi_master.v を書き換えて、RGBインターフェースの信号をTMDS信号の代わりに追加した。
Change_of_ZYBO0_3_160102.png

Package IP タブに変更して、Ports and Interface をクリックし、vid_…信号を選択して、右クリックメニューから Add Bus Interface... を選択し、RGBインターフェースを生成する。
Change_of_ZYBO0_4_160102.png

Add Interface ダイアログが表示された。
Interface Definition を選択するために ... ボタンをクリックした。
Change_of_ZYBO0_5_160102.png

Interface Definition Chooser でRGB インターフェースのvid_io を選択した。
Change_of_ZYBO0_6_160102.png

Interface Definition に vid_io_rtl が表示された。
Name に RGB と入力した。
Display name に RGB Vivado Output (注:正しくは RGB Video Output )と入力し、OKボタンをクリックした。
Change_of_ZYBO0_7_160102.png

Port Mapping タブをクリックして、Interface's Logical Ports に DATA を選択し、IP's Physical Ports に vid_pData を選択した。
Map Ports ボタンをクリックした。
Change_of_ZYBO0_8_160102.png

Mapped Ports Summary に DATA と vid_pData が結び付けられた。
Change_of_ZYBO0_9_160102.png

同様に、すべてのRGB インターフェース信号を結び付けた。
Change_of_ZYBO0_10_160102.png

RGBインターフェースが定義できた。
Change_of_ZYBO0_11_160102.png

Package IP のCustomization GUI をクリックした。RGBインターフェースが確認できる。
Change_of_ZYBO0_12_160102.png

Review and Package をクリックし、Re-Package IP ボタンをクリックした。
Change_of_ZYBO0_13_160102.png

bitmap_disp_cntrler_axi_master IPの変更は終了した。
ZYBO_0 プロジェクトに戻ると、ブロックデザインの2ブロックがアップグレードされたというメッセージが出ていた。
Show IP Status をクリックした。
Change_of_ZYBO0_14_160102.png

IP Status ウインドウでUpgrade Selected ボタンをクリックした。
Change_of_ZYBO0_15_160102.png

Upgrade IP ボタンが表示された。OKボタンをクリックした。
Change_of_ZYBO0_16_160102.png

bitmap_disp_cntrler_axi_master IPが更新された。
IP Status ウインドウで Rerun ボタンをクリックした。
Change_of_ZYBO0_17_160102.png

これで、bitmap_disp_cntrler_axi_master IPが更新された。
Change_of_ZYBO0_18_160102.png

rgb2dvi IP はすでにAdd IP されていたが、ダブルクリックして、設定を行った。
TMDS clock range の < 120 MHz (720p) のラジオボタンをクリックして選択した。
Change_of_ZYBO0_19_160102.png

PSをダブルクリックして、Clock Configuration からBasic Clocking タブを選択し、PL Fabric Clocks を展開して、FCLK_CLK1 を40MHz (SVGA解像度のピクセルクロック)に、FCLK_CLK3 を 65 MHz (XGA解像度のピクセルクロック)に設定した。
Change_of_ZYBO0_20_160102.png

配線を接続してブロックデザインが完成した。
Change_of_ZYBO0_21_160102.png
  1. 2016年01月02日 08:18 |
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