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MPSoCのお勉強2 (PSとPLのインターフェース)

MPSoCのお勉強1(概要)”の続き。

今回はPSとPLのインターフェースについて見ていこう。

今回も、”Zynq UltraScale+ MPSoC Technical Reference Manual UG1085 (v1.0) November 24, 2015”を参考にさせて頂いて、引用させていただくことにする。

まずは、PSとPLのインターフェースの図を”Zynq UltraScale+ MPSoC Technical Reference Manual UG1085 (v1.0) November 24, 2015”の19ページの”Figure 2-1: Programmable Logic Block Diagram”を引用させていただくことにする。
MPSoC_2_160202.png

もう1つ表を引用する。”Zynq UltraScale+ MPSoC Technical Reference Manual UG1085 (v1.0) November 24, 2015”の26ページの”Table 2-8: AXI Interfaces”を引用させていただくことにする。
MPSoC_3_160202.png

HPポートはZynq と同じ4ポートだが、128/64/32 ビット幅で、128 ビット幅が追加されている。これで少なくともZynq の2倍の帯域になった。Figure 1-1 を見ると、FPD (Full Power Domain ?) にもアクセスできそうだ。40ビット・アドレッシング、オプションで、 support I/O coherency to the APU L2 and L1 caches. (注:もしかするとI/O coherency はHPCだけかも?)

PL_LPD と LPD_PL が追加されて、LPD (Low Power Domain ?) にPL からアクセスすることができそうだ。Low Latency アクセス。Cortex-R5からPLへはここを通ると思う。

HPMがPS がマスターのハイ・パフォーマンスAXI インターフェースのようだ。

ACE が追加になって、36ビットアドレッシング、128ビット幅、PLとPS のAPU メモリシステム間で、full 2-way coherency。

HPCは、SMMUに直接接続されている。これは128ビット幅のみか。(追記:Vivado 2015.4 のIPI でPS を見ると、AXI_HPCは 32/64/128 ビット幅に設定できるようです) 40ビット・アドレッシング、オプションで、 support I/O coherency to the APU L2 and L1 caches.

HPM がZynq のGP ポートに相当するようだ。Cortex-A53 からPLへのアクセス。

ACP も健在で、128ビット幅になった。

プロセッサの種類がCortex-A53 とCortex-R5 と2つになったので、面倒になっているようだ。
  1. 2016年02月02日 05:05 |
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