FC2カウンター FPGAの部屋 レジスタ設定用AXI4 Master IPをVivado HLS で作ってみた2

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レジスタ設定用AXI4 Master IPをVivado HLS で作ってみた2

レジスタ設定用AXI4 Master IPをVivado HLS で作ってみた”の続き。

前回は32 ビット長の予定のディレイ値やアドレス、データが 32 ビット長いらないということで、必要なビット幅に丸められてしまった。
今回は、ビット幅を丸められないで、32 ビット長を確保できるような reg_ad[][] の初期値を探ってみよう。

reg_ad[][] の初期値をいろいろと変えてみてやってみたが、下に示す値にするとディレイ値やアドレス、データのビット幅が 32 ビットになることが分かった。
reg_write_read.h の一部を示す。

const unsigned int reg_ad[AD_ARRAY_LIMIT][4]={
        {000x1001},
        {1200x1000},
        {0100x1042},
        {00x8fffffff, 0xAffffff0, 0x8fffffff},
        {10x4ffffff0, 0xCfffffff, 0x5fffffff},
        {00xffffffff, 00},


これで C コードの合成を行ったところ、ディレイ値やアドレス、データのビット幅が 32 ビット長になった。下にディレイ値のVerilog ファイルを示す。
reg_write_read_8_160614.png

合成のレポートを示す。やはり、使用リソース量は増えた。
reg_write_read_9_160614.png

IP 化を行った。
reg_write_read_10_160614.png
  1. 2016年06月14日 04:47 |
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