FC2カウンター FPGAの部屋 Vivado HLSで作ったDMA Read IP を実機でテスト1(動作しない)

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Vivado HLSで作ったDMA Read IP を実機でテスト1(動作しない)

Vivado HLSで作ったDMA Write IP を実機でテスト4(成功)”に続いて、”Vivado HLS で DMA Read IP を作る(絶対アドレス指定版)”で作ったDMA Read IP をテストする。

Vivado HLSで作ったDMA Write IP を実機でテスト4(成功)”のプロジェクトをそのまま使用することにした。
今まで使用していた ZYBO_0_162_3_t0 フォルダを ZYBO_0_162_3_t1 フォルダにコピーして使用した。

VGA出力を担当しているビットマップ・ディスプレイ・コントローラを削除して、DMA Read IP と”ビットマップ・ディスプレイ・コントローラをAXI4-Stream対応にする5(IP作成)”で作成した AXI4-Stream 版ビットマップ・ディスプレイ・コントローラを追加した。
その際に、AXI4 Master 版のビットマップ・ディスプレイ・コントローラとAXI4-Stream 版のビットマップ・ディスプレイ・コントローラが2つプロジェクトに入ったので、bitmap_disp_engine.v の Verilog HDL のモジュール名が重なってエラーが出てしまった。異なるIP でも同じモジュール名があるとダメなようなので、AXI4-Stream 版のビットマップ・ディスプレイ・コントローラのAXI4-Stream 版ビットマップ・ディスプレイ・コントローラの bitmap_disp_engine.v の Verilog HDL のモジュール名を bitmap_disp_eng_axis に変更した。
ブロックデザインを示す。
DMA_Read_IP_test_1_160912.png

すでにVivado Analyzer を入れてある。

プロジェクトを示す。
DMA_Read_IP_test_2_160912.png

この回路を論理合成、インプリメント、ビットストリームの生成を行い、SDKにハードウェアをエクスポートして、ZYBOでやってみたがやはりだめだった。VGA出力が出ていなかった。

とりあえずはDMA Read IP にVivado Analyzer を入れて確かめてみたが、AXI4 Master アクセスが出ていなかった。
AXI4 Lite Slave による設定はきちんとされているようなので、動かないはずはないと思うのだが。。。
DMA Read IP を単体でシミュレーションしてみることにしようと思う。
  1. 2016年09月13日 04:11 |
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