FC2カウンター FPGAの部屋 DMA Read IP を単体でシミュレーション4(結論)

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

DMA Read IP を単体でシミュレーション4(結論)

DMA Read IP を単体でシミュレーション3(DMA Read IP単体で論理合成後にシミュレーション)”の続き。

結局、DMA_Read_test2 プロジェクトでは、Post-Synthesis Fuctional Simulation はどうやっても動かないようだ。どこか回路がおかしいのかもしれない?

しかし、DMA Read IP は、論理シミュレーションはできるが、論理合成すると動作しないようだ。。。orz
休日の2日間ずっとやっていたが、どうにもならなかった。。。

Vivado HLS 2016.2 のバグなのか?それともVivado 2016.2 のバグなのか?わからないけれど?

そうだ。Vivado HLS 2015.4 でもやってみたが、同様だった。
  1. 2016年09月19日 07:22 |
  2. Vivado HLS
  3. | トラックバック:0
  4. | コメント:0

コメント

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
http://marsee101.blog19.fc2.com/tb.php/3576-1d4e0627
この記事にトラックバックする(FC2ブログユーザー)