FC2カウンター FPGAの部屋 Zybot で Gabor filter を使うためのZYBO_0_5 プロジェクト1

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Zybot で Gabor filter を使うためのZYBO_0_5 プロジェクト1

Zybot で Gabor filter を使う際のDMA Write IP”で作ったDMA Write IP とGabor_Filter_lh IP を使用することにする。ZYBO_0_3 プロジェクトをコピーしてZYBO_0_5 プロジェクトとした。ZYBO_0_5 プロジェクトのAXI VDMA をDMA Write IP と入れ替えた。さらに、Gabor_Filter_lh IP を更新した。

ZYBO_0_5 プロジェクトを示す。
ZYBO_0_5_DMA4G_1_160921.png

ZYBO_0 ブロックデザインを示す。
ZYBO_0_5_DMA4G_2_160921.png

camera_interface モジュールを示す。
ZYBO_0_5_DMA4G_3_160921.png

Address Editor を示す。
ZYBO_0_5_DMA4G_4_160921.png

論理合成、インプリメント、ビットストリームの生成を行った。
ZYBO_0_5_DMA4G_5_160921.png

タイミングエラーが発生した。
インプリメント・デザインを起動して、原因を探す。
ZYBO_0_5_DMA4G_6_160921.png

clk_fpga0 の ラプラシアン・フィルタからガボール・フィルタへのパスがタイミングエラーになっていた。
ダブルクリックして、データ・パスのレポートを表示させる。
ZYBO_0_5_DMA4G_7_160921.png

ラプラシアン・フィルタから axis_switch_0 を通って、DMA Write IP を通り、ガボール・フィルタに行くパスがタイミングエラーのようだ。パスが長い、長すぎる。Vivado HLS でレジスタ・オプションを入れていないのが原因だろうが、一番手っ取り早いのは、真ん中辺りの axis_switch_0 にレジスタを入れられれば良いのではないだろうか?
そこで、axis_switch_0 をダブルクリックして、Pipeline Resisters -> Enable input pipeline register にチェックを入れた。
ZYBO_0_5_DMA4G_8_160921.png

これで、論理合成、インプリメント、ビットストリームの生成を再度行った。
するとタイミングエラーが無くなって、成功した。
ZYBO_0_5_DMA4G_9_160921.png
  1. 2016年09月22日 17:46 |
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