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Vivado HLS 2016.3 での変更点

Vivado HLS 2016.3 の私が気が付いた主な変更点を書いておこうと思う。

最初の変更点は”Vivado 2016.3が出ました”でも書いたが、ARMプロセッサ・シングルコアのxc7z014s, xc7z007s などがFPGAのラインナップとして加わったことだ。

次の変更点は、Dataflow viewer が Analysis に追加されたことだ。
FASTX コーナー検出の改良2(threshold をソフトウェアで変更可能にする)”のVivado HLS 2016.3 プロジェクトで説明する。
このプロジェクトでC コードの合成を行い、Analysis 画面に変更した。
Module Hierarchy ウインドのimage_filter にマークが変更になっていた。image_filter を右クリックすると、Open Schedule Viewer と Open Dataflow Viewer が選べるようになっている。
vivado_2016_3_2_161017.png

Open Schedule Viewer を選ぶと、今までのAnalysis 画面だった。
Open Dataflow Viewer を選ぶと、新しいDataflow View が開いた。
vivado_2016_3_3_161017.png
vivado_2016_3_4_161017.png

さらに、青い矢印にカーソルをフォーカスすると、そのモジュールのポート情報が表示された。
vivado_2016_3_5_161017.png


3番目は、IP 化のExports RTL だ。
Export RTL ボタンをクリックした後のExport RTL ダイアログに”Vivado synthesis” と”Vivado synthesis, place and route”のチェックボックスが増えている。
まずは、”Vivado synthesis”にチェックを入れたときの結果を示す。
vivado_2016_3_7_161017.png

論理合成後のタイミングレポートが追加になっている。Vivado synthesis を行って、タイミングを検証しているようだ。

次に、”Vivado synthesis, place and route”をチェックして、Export RTL を実行した。
vivado_2016_3_8_161017.png

論理合成後のタイミングレポートと配置配線後のタイミングレポートが追加されていた。

  1. 2016年10月17日 04:18 |
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