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Vivadoを使用してZYBO_0_163_6フォルダのプロジェクトにRGB2HSV IPを追加1

Vivado HLS でRGB2HSV IPを作る5(性能とリソース使用量)”の続き。

前回は、RGB2HSVの合成結果について考察した。今回は、Vivado HLS 2016.3 で 800 x 600 ピクセルの解像度に切り替えて、RGB2HSV をC コードから合成してから、IP 化を行う。そのRGB2HSV IP をZYBO_0_163_6 フォルダのVivado 2016.3 プロジェクトに追加する。

まずは、Vivado HLS 2016.3 で 800 x 600 ピクセルの解像度に切り替えて、RGB2HSV をC コードから合成してから、IP 化を行った。
(注: rgb2hsv() のブロックレベルのインターフェースをAXI4-Lite に対応させるために

#pragma HLS INTERFACE s_axilite port=return

の指示子を追加した)
vivado_2016_3_33_161019.png

camera_interface モジュールのaxis_switch_1 と axis_switch_0 のAXI4-Stream ポートを1つ追加して、RGB2HSV IP を追加した。
vivado_2016_3_27_161019.png

ブロックデザイン全体を示す。
vivado_2016_3_26_161019.png

Address Editorを示す。
vivado_2016_3_28_161019.png

論理合成、インプリメント、ビットストリームの生成を行ったところ、タイミングエラーが発生してしまった。
Open Implemented Design を開いて、タイミングエラーを詳しく見た。
clk_fpga_0 の Setup が -3.942 ns になっている。
vivado_2016_3_29_161019.png

最初のPath 1 をダブルクリックした。
Path 1 の詳しいタイミングレポートが表示された。
vivado_2016_3_30_161019.png

それを見ると axis_switch_0 に関するパスが多い。

FPGA チップ上のグラフィカルなクリティカルパスの図を示す。
vivado_2016_3_31_161019.png

このタイミングエラーの対策は、axis_switch_0 をダブルクリックして、Pipeline Resisters -> Enable input pipeline register をYes にすれば良いはずだが、以前にやったような気がする。”Zybot で Gabor filter を使うためのZYBO_0_5 プロジェクト1”で行ったはずなのだが、また、Vivado 2016.2 から Vivado 2016.3 へのアップグレードでなくなってしまったのか?
ZYBO_0_162_5 フォルダのVivado 2016.2 のプロジェクトを開くとPipeline Resisters -> Enable input pipeline register をYes になっていた。やはり、Vivado 2016.2 から Vivado 2016.3 へのアップグレードでなくなってしまったようだ。
やはり、Vivado 2016.2 から Vivado 2016.3 へのアップグレードはとっても怪しい。。。
もう1度やってみたが、アップグレード時ではなかったようだ。分かった。
axis_switch_0のスレーブ・インターフェース数を変えると Enable input pipeline register がNo に戻ってしまう。

もう一度、camera_interface モジュールのaxis_switch_0 をダブルクリックして、Pipeline Resisters -> Enable input pipeline register をYes にした。
vivado_2016_3_32_161019.png

もう一度、論理合成、インプリメント、ビットストリームの生成を行った。タイミングエラーは無くなった。
vivado_2016_3_34_161021.png

とりあえず、RGB2HSV IP をZybot のプロジェクトに追加したが、RGB2HSV IP に切り替えると画像は見られないので、どうしようか?と思っている。
ARM プロセッサで、HSV2RGB 変換して、画像を見るか?それともハードウエアをもう少し変更してカメラ画像も見られるようにするか?
まずは、ARM プロセッサでHSV2RGB 変換してみようかな?
  1. 2016年10月21日 04:56 |
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