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Xilinx/PYNQのプロジェクトを生成した2(タイミングエラーの解析1)

Xilinx/PYNQのプロジェクトを生成した1”の続き。

前回はちょっとミスったが、PYNQのプロジェクトを生成することができた。今回はそのタイミングエラーを解析してみよう。

最初に、左端のFlow Navigator からImplementation を展開して、Open Implemented Design も展開して、Report Timing Summary をクリックする。
pynq-master_28_170122.png

Report Timing Summary ダイアログが表示されるので、Maximum number of paths per clock or path group を 100 に変更しよう。
pynq-master_12_170122.png

それとは別にCritical Messages ダイアログが表示されていた。
pynq-master_13_170122.png

system_i/video/rgb2dvi_0/U0/SerialClkは、マスタクロックaxi_dynclk_0_PXL_CLK_Oからの論理パスを持っていないということのようだな?でも、rgb2dvi IP のSerialClk は出力の5倍の周波数を入れてシリアライズする重要なクロックのはずなんだけど?

さて、画面の下にTiming Summary が表示された。
pynq-master_14_170122.png

Timing Summary をフローティングして最大化した。
pynq-master_15_170122.png

Intra-Clock が赤くなっている。これはそのクロック内のタイミングを示している。赤はタイミング違反だ。
clk_fpga_0 のタイミングエラーは小さいので、プレーサーやルーターに頑張ってもらっても大丈夫だと思う。

clk_fpga_1 のタイミングエラーも小さいので、プレーサーやルーターに頑張ってもらっても大丈夫そうだ。
pynq-master_16_170122.png

clk_fpga_3 のタイミングエラーは最大 - 2.258 ns でかなり大きい。制約の周期は 6 ns = 166.67 MHz なので、100 MHz くらいにできるのならば、そのほうが良いと思う。
pynq-master_17_170122.png

次は、Inter-Clock Paths だけど、clk_fpga_0 から clk_fpga_3 へのクロックパスにエラーが出ている。
pynq-master_18_170122.png

次の回でこのパスを検証してみよう。
  1. 2017年01月23日 05:50 |
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