FC2カウンター FPGAの部屋 白線追従走行用畳み込みニューラルネットワーク・システムの製作2

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白線追従走行用畳み込みニューラルネットワーク・システムの製作2

白線追従走行用畳み込みニューラルネットワーク・システムの製作1”の続き。

前回は、”dmar4resize_gray, resize_gray, straight_conv_nn2_axis2 をVivado HLS 2017.2 で IP化”でIP が揃ったので、白線追従走行用畳み込みニューラルネットワーク・システムの製作を行ったが、straight_conv_nn2_axis2 でタイミングエラーが発生してしまった。今回は、straight_conv_nn2_axis2 のタイミング制約を厳しくして、Vivado HLS 2017.2 で再合成する。

Vivado HLS 2017.2 でターゲットを 7 ns にして、再度合成を行った。結果を示す。
wlt_cnn_175_170914.png

Latency は 3.11 ms 程度になってしまった。”dmar4resize_gray, resize_gray, straight_conv_nn2_axis2 をVivado HLS 2017.2 で IP化”では、2.27 ms 程度だったので、Latency が増えてしまった。
wlt_cnn_176_170914.png 

リソース使用量も”dmar4resize_gray, resize_gray, straight_conv_nn2_axis2 をVivado HLS 2017.2 で IP化”よりもFF とLUT が多少増えている。

Export RTL を行った。
wlt_cnn_182_170916.png

結果はCP achiveved post-implementation が 7.288 ns だった。これでマージン的には十分ではないか?と思う。

ZYBO_0_172_8 フォルダ内のstraight_conv_nn2_axis2 フォルダの内容を新しいIP と入れ替えた。
IP Status を表示すると、straight_conv_nn2_axis2_0 が更新されているのが表示されるので、Upgrade Selected ボタンをクリックして、IP Status をアップグレードした。
wlt_cnn_178_170914.png

アップグレードを行った後で、もう一度、論理合成、インプリメント、ビットストリームの生成を行った。
結果を示す。
wlt_cnn_180_170915.png

タイミング制約もメットした。これで問題ないだろう。
  1. 2017年09月16日 04:33 |
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