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分散SelectRAMを使用したFIFO

XilinxのFPGAが使用できるRAMには分散SelectRAMとブロックSelectRAMがあります。http://direct.xilinx.com/bvdocs/userguides/j_ug002.pdf
分散SelectRAMはCLB内のルックアップテーブルを16X1のRAMとして使用するもので、シングルポートとデュアルポートがあります。分散SelectRAMは同期書き込み、非同期読み出しです。
ブロックSelectRAMはデュアルポートの専用メモリで、FPGA内にあらかじめ決められた個数が入っています。同期書き込み、同期読み出しです。
Core GeneratorのFIFOのIPを生成するときに、分散SelectRAMを使用するか、ブロックSelectRAMを使用するか聞いてきます。
私は始めは分散SelectRAMを使用するとは、知らないで、CLB内のフリップフロップを使用するものだと思っていました。ですから、相当数のFFを使ってしまうものだと思っていましたが、CLB内のLUTを使用するためそんなことはありません。
256Depth X 64bitの分散SelectRAMを使用したFIFOのコアで、LUTは1,632、Flip Flogは82使用します。
XC2V3000だと5%位なので、割とくわない。

Logic Utilization:
Number of Slice Flip Flops: 82 out of 28,672 1%
Number of 4 input LUTs: 608 out of 28,672 2%
Logic Distribution:
Number of occupied Slices: 817 out of 14,336 5%
Number of Slices containing only related logic: 817 out of 817 100%
Number of Slices containing unrelated logic: 0 out of 817 0%

* See NOTES below for an explanation of the effects of unrelated logic

Total Number 4 input LUTs: 1,632 out of 28,672 5%
Number used as logic: 608
Number used as Shift registers: 1,024
  1. 2005年05月17日 05:41 |
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