FC2カウンター FPGAの部屋 HLSストリームの最終出力層(Export RTL まで)

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

HLSストリームの最終出力層(Export RTL まで)

HLSストリームの最終出力層(C ソースコード)”の続き。

前回は、HLSストリームの最終出力層の C ソースコードを貼った。今回は、HLSストリームの最終出力層の C シミュレーション、C コードの合成、C/RTL 協調シミュレーション、Export RTL を行う。

(2018/05/13:修正)

最初にC シミュレーションを行った。結果を示す。
hls_output_layer_1_180501.png

レポートを示す。

out = 1 out_soft = 1
dot2[0] = -3.875 fdot2[0] = -1.87332
dot2[1] = 1.21875 fdot2[1] = 0.888713
dot2[2] = -2.71875 fdot2[2] = -1.42324


ハードウェアの結果もソフトウェアの結果も 1 で直進だった。合っている。

C コードの合成を行った。結果を示す。
hls_output_layer_2_180501.png

Estmated は 5.40 ns で、Latency は 7 クロックだった。
リソース使用量は、FF が 63 個、LUT は 247 個だった。

C/RTL 協調シミュレーションを行った。
hls_output_layer_3_180501.png

Latency は 12 クロックだった。

C/RTL 協調シミュレーションの波形を示す。
hls_output_layer_4_180501.png

Export RTL を行った。
hls_output_layer_5_180501.png

CP achieved post-implementation は 3.662 ns で問題なさそうだ。
  1. 2018年05月01日 04:38 |
  2. DNN
  3. | トラックバック:0
  4. | コメント:0

コメント

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
http://marsee101.blog19.fc2.com/tb.php/4152-8a8d0f58
この記事にトラックバックする(FC2ブログユーザー)