FC2カウンター FPGAの部屋 テンプレートで書いた畳み込み層の ReLU 2(Export RTL まで)
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

テンプレートで書いた畳み込み層の ReLU 2(Export RTL まで)

テンプレートで書いた畳み込み層の ReLU 1(ソースコード)”の続き。

前回は、畳み込み層のReLUをテンプレートを作って作成し、そのソースコードを貼った。今回は、C シミュレーション、C コードの合成、Export RTL を行った。C/RTL 協調シミュレーションは省いた。

C シミュレーションを行った。結果を示す。
template_cnn_13_180509.png

問題無い。ReLU は 0 以下を 0 にしているだけなので、特段の検証は必要ないだろう。

C コードの合成を行った。結果を示す。
template_cnn_14_180509.png

Estmated は 6.77 ns で、Latency は 318 クロックだった。
リソース使用量は FF が 168 個、LUT が 393 個だった。
これは、”HLSストリーム・インターフェースのReLU1”と比べると、すべての項目で上回っている。メインのコードはほとんど同じなのにテンプレートで書くと性能が良くなるのだろうか?

Detail の Instance の grp_relu_template_fu_24 をクリックして結果を見た。
template_cnn_15_180509.png

C/RTL 協調シミュレーションは飛ばして、Export RTL を行った。
なお、Vivado synthesis, place and route にチェックを入れている。
template_cnn_16_180509.png

いつもながら、LUT も FF も個数が合成時よりも減っている。
CP achieved post-implementation は 4.839 ns で、200 MHz でも動作しそうだ。
  1. 2018年05月09日 04:46 |
  2. DNN
  3. | トラックバック:0
  4. | コメント:0

コメント

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
http://marsee101.blog19.fc2.com/tb.php/4161-d77be2c0
この記事にトラックバックする(FC2ブログユーザー)