FC2カウンター FPGAの部屋 Accelerating SqueezeNet on FPGAを実装してみた4(Vivado 編 3)

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Accelerating SqueezeNet on FPGAを実装してみた4(Vivado 編 3)

Accelerating SqueezeNet on FPGAを実装してみた3(Vivado 編 2)”の続き。

前回は、SqueezeNet の IP を使用した回路をVivado で作成した。今回は、HDL Wrapper を作って、論理合成、インプリメンテーション、ビットストリームの生成を行う。

まずは、Flow Navigator の横の上のウインドウのSources タブをクリックする。
pynq_sqznet_bd_i を右クリックして、右クリックメニューから、Create HDL Wrapper を選択し、pynq_sqznet_bd_wrapper を作成する。出てくるダイアログはデフォルトでOKだ。
squeezenet_68_180711.png

これで、準備が整った。なお、SqueezeNet の IP の入出力が外部に出ないのと、クロックはPS のクロックを使用していて、そのクロック制約はPS のクロックから回ってくるので、今回の制約ファイルは必要がない。

Flow Navigator のPROGRAM AND DEBUG -> Generate Bitstream をクリックする。
squeezenet_47_180710.png

No Implementation Results Available ダイアログが開く。OK ボタンをクリックする。
squeezenet_48_180710.png

Lanuch Runs ダイアログが開く。デフォルトでOK ボタンをクリックする。
squeezenet_49_180710.png

論理合成が始まる。途中でLaunch Run Critical Message が出るが気にしないで、OK ボタンをクリックする。
squeezenet_50_180710.png

ビットストリームの生成まで終了すると、Bitstream Generation Completed ダイアログが開く。Cancel ボタンをクリックする。
squeezenet_51_180710.png

結果を見てみよう。
Project Summary ボタンをクリックする。
squeezenet_52_180710.png

Project Summary を示す。
squeezenet_53_180710.png

Timing もメットしている。リソース使用量は多い。これは、float でハードウェアでも計算しているので、致し方ない。
  1. 2018年07月11日 05:08 |
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