Virtex-5 に対する Stratix III の利点を OpenCoreベンチマークで実証
”Virtex-5 に対する Stratix III の利点を OpenCoreベンチマークで実証”というメールが昨日Alteraより届いた。OpenCores.orgのデザインをAltera Stratix�靴�Xilinx Virtex-5で清野を比べてみるということだった。
これがその結果が書いてあるURLだ。それによると、XilinxよりもAlteraの方が性能が65%上、使用率が平均で46% 多いロジックを搭載可能、コンパイル時間が最大 9 倍高速だそうだ。詳しくはWebページを見てほしい。
実際にソースコードをダウンロードして自分でも確かめられる。私もソースコードをダウンロードしてみたが、Virtex-5のソースコードがEDFだったのでやめてしまった。
コンパイル時間が9倍高速というのはわからないでもないが。。。そんなにデバイスのスピードは差があるのだろうか？
AlteraもXilinxも一番大きなFPGAで比べている。
いずれにしてもXilinxの反論を待ちたい。
＃こういうライバル心むき出しの競争も面白い。どちらの性能が良いか興味深い。。。
これがその結果が書いてあるURLだ。それによると、XilinxよりもAlteraの方が性能が65%上、使用率が平均で46% 多いロジックを搭載可能、コンパイル時間が最大 9 倍高速だそうだ。詳しくはWebページを見てほしい。
実際にソースコードをダウンロードして自分でも確かめられる。私もソースコードをダウンロードしてみたが、Virtex-5のソースコードがEDFだったのでやめてしまった。
コンパイル時間が9倍高速というのはわからないでもないが。。。そんなにデバイスのスピードは差があるのだろうか？
AlteraもXilinxも一番大きなFPGAで比べている。
いずれにしてもXilinxの反論を待ちたい。
＃こういうライバル心むき出しの競争も面白い。どちらの性能が良いか興味深い。。。
COMMENT
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くり
URL
@ 05/15 00:02 |
. こんばんわ。
まあ、同じ回路を、無意味にガンガン詰めていった場合の速度差であって、お互いにfmaxは、ガンガン落ちて行ってるでしょうからね〜^^)。 フィッティングに余裕があるときの速度差は精々10〜20%程度で、そんな極端な差はないと思います。ただ、StratixのALMはかなり出来が良く、これは同じAlteraのCycloneあたりと比べると、その効果を実感できます。あと、Alteraは伝統的に、リソースが目一杯になるまで良く入るといったところでしょうか。 |
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marsee
URL
@ 05/15 05:32 |
. くりさん、こんにちは。
結局、どちらもそんなに変わらないということですね。 Alteraで私が使っていたのはFLEX10Kですが、（ずいぶん昔です）リソースの占有率が増えていくと、加速度的に動作周波数が低くなっていきました。今のAlteraデバイスは良さそうですね？ ツールのコンパイル時間はどうなんでしょうか？ 大昔に使っていたMAX+PLUS2は結構時間がかかっていましたが、今ではこの情報のようにAlteraの方が数倍速いのでしょうか？ |
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くり
URL
@ 05/15 20:23 |
. こんばんわ。
私も、10Kの時代は、そんなこともしばしば経験しましたが、20Kぐらいの頃から、インターコネクトも、LCELL内の結線もかなり強化されてきて、使用率があがっても、あまり極端に落ちていくことは、なくなってきてることは事実ですね。もっとも使用率90%越えとかだと急に落ちると思いますが。 コンパイル時間はどうでしょうかねー。最近Xilinxのツールは、ほとんど触ってませんし、自分で比較したこともありませんし。ただ、MAX+PLUS2は今でも時々使いますが、現在の環境で使うと途轍もなく早くコンパイルするといった感覚ですよ。同じものをコンパイルしてもQuartus�兇覆�5倍はかかる？といった具合ですね。なおかつQuartus�兇茲�fmaxの結果が良かったりしますから＾＾）。 |
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marsee
URL
@ 05/15 21:05 |
. くりさん、こんばんは。最近は2ｃｈでも活躍されているようですね。
そうですか。情報ありがとうございます。10KでいやになってXilinxに移りました。 20Kからはだいぶ良くなったんですね。。。10Kでは動作周波数が満足できなくてフロアプランでだいぶクリティカルパスをいじったもんです。 XilinxのISEで一番大きなデバイスを使用率が少なく使っても時間かかるような気がします。特にピン配置を決めないと。。。（実際に確かめたわけではありませんが。。。）そういう時はピンを配置して、エリア制約をかけてやるとコンパイル時間が短くなると思われます。 MAX+PLUS2は、Quartusのアルゴリズムを採用したという最後から2つ目のバージョン？からは速くなりましたが、以前は遅かったと記憶しています。10K30かな？うまくfmaxが合わなくて、Xilinxでいうコストテーブル（Alteraではなんでしたか？）を変えて、２晩やらせていたこともあります。 |
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くり
URL
@ 05/15 23:26 |
. 再び、こんばんわ。
>最近は2ｃｈでも活躍されているようですね。 げろゲロ。バレてます？＾＾； いやー、あれを活躍というのかどうか・・・。マジレスしても反応返ってこないですし。最近は、FPGAでやることが、今、お作りになってるDDR2とかPCI-Xとか、極めて高度化してますから、付いてこれない人達が、ああいう所でトグロ巻いてるのかも。まあ、日本の国全体としては、良くないことですが。 Quartusでも、Pinを固定しないと一般に配線遅くなります。自由度、上がるはずなんですけどね。MAX+PLUS2は、Quartusのアルゴリズムを採用してからのバージョンの方が、コンパイル速度落ちたように記憶してるんですが。で、fmaxも若干落ちた記憶が・・・＾＾；。あと、MAX+PLUS2には、fittingのeffortレベルを調整するオプションはなかったはずで、制約を満たせないと５回ぐらいリトライしてから、サッサと諦めていたかと。 |
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marsee
URL
@ 05/16 08:41 |
. あれコンパイル時間は逆だったかな？忘れてしまいましたが、少なくともQuartusのアルゴリズムを採用してからの方が結果が良かった気がします。
MAX+PLUS2には、fittingのeffortレベルを調整するオプションの話ではなくて、コストテーブル(Alteraでもこう言うかかどうかは？）を1〜99まで変化させてコンパイルするオプションです。Xilinxで言うと"Multi Pass Place & Route"です。これも勘違いか？ もうMAX+PLUS2がインストールしていないので、確かめられません。 |
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くり
URL
@ 05/17 00:43 |
. こんばんわ。
うーん、"Multi Pass Place & Route"に相当する機能は、MAX+PLUS2にも、Quartusにもないと思いますが。 |
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けむり
URL
@ 05/17 02:34 |
ほんとの所は？. おじゃまします。
どっちが良いかいえるほど情報を持っている訳ではないですが 昔から泥試合の様な宣伝合戦は変わってないのかな？ でも両者が競争して良い物が出来てきたような気がします。 ほんま皆さんのエネルギーすごいなー |
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marsee
URL
@ 05/17 05:46 |
. くりさん、けむりさん、こんにちは。
くりさん えー。そうですか？複数のイテレーションを行う機能があったと思ったのですが。。。勘違いかな？ けむりさん そうですね。そしていつもツールは発展途上。。。 |
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