IBUFDSからDCMまでの配線(Virtex2, Spartan3シリーズ編）
うちのボードのクロック・ジェネレータはLVPECLレベルで出ているので、FPGA（xc2vp50-6ff1152）で受けるときには、IBUFDS(Differential Signaling Input Buffer with Selectable I/O Interface) で受けている。その信号を4つのDCMの入力に分配しようとした。
クロックの入力パッドは、チップの下の位置、DCMはチップの右上、左上、右下、左下にある。それをFPGA Editorで見てみよう。(Worldウインドウ）
クロックの入力パッド
4つのDCMの位置
クロックの入力パッドから各DCMまでの配線はこうなっている。
FPGA Editorのdelayボタンでそれぞれの配線遅延を測った。
やはり、上側のDCMまでの配線遅延が相当大きい。クロックバッファおよび配線ではないく、通常のロングラインなどの配線を使用しているからだと思う。
右上のDCMのクロックパス・ディレイのTiming Analyzer 解析結果を下に示す。長いDCM入力配線遅延のためか？（ピンクの四角で囲った部分）クロックパス・ディレイが4.843ns となっている。
右下のDCMのクロックパス・ディレイのTiming Analyzer 解析結果を下に示す。ピンクの四角で囲った部分がクロックパッドからDCM入力までの配線遅延。こちらは、-0.460ns とほぼ入力クロックの位相に近い。
ここで、右上のDCMのクロックパス・ディレイはFPGA Editor での値とTiming Analyzer での値が一致しているが、右下のDCMの値は一致しない。どういうことだろうか？これはよくわからないが大体近い値だ。
やはり、クロックパッドのFPGAチップでの位置とDCMの位置は近いほうが良いと思う。
もし、IBUFで受けたクロックをFPGAチップの広い範囲に回す時にはいったんBUFGを入れたほうが良いと思う。そうは言っても、このFPGAではもうBUFGが足りないのだが。。。その場合はいったんどこかの1倍出力のDCMで受けてそこから、回すしかない。そうするとジッタは増えるだろうが、V2proならば大丈夫だろう？たぶん。。。
こうしてみるとBUFGをたくさん使う用途にはVirtex4以上がほしいと思った。
クロックの入力パッドは、チップの下の位置、DCMはチップの右上、左上、右下、左下にある。それをFPGA Editorで見てみよう。(Worldウインドウ）
クロックの入力パッド
4つのDCMの位置
クロックの入力パッドから各DCMまでの配線はこうなっている。
FPGA Editorのdelayボタンでそれぞれの配線遅延を測った。
クロックの入力パッドから左上のDCMまでの配線遅延は4.073ns
クロックの入力パッドから右上のDCMまでの配線遅延は5.541ns
クロックの入力パッドから左下のDCMまでの配線遅延は0.513ns
クロックの入力パッドから右下のDCMまでの配線遅延は0.512ns
やはり、上側のDCMまでの配線遅延が相当大きい。クロックバッファおよび配線ではないく、通常のロングラインなどの配線を使用しているからだと思う。
右上のDCMのクロックパス・ディレイのTiming Analyzer 解析結果を下に示す。長いDCM入力配線遅延のためか？（ピンクの四角で囲った部分）クロックパス・ディレイが4.843ns となっている。
右下のDCMのクロックパス・ディレイのTiming Analyzer 解析結果を下に示す。ピンクの四角で囲った部分がクロックパッドからDCM入力までの配線遅延。こちらは、-0.460ns とほぼ入力クロックの位相に近い。
ここで、右上のDCMのクロックパス・ディレイはFPGA Editor での値とTiming Analyzer での値が一致しているが、右下のDCMの値は一致しない。どういうことだろうか？これはよくわからないが大体近い値だ。
やはり、クロックパッドのFPGAチップでの位置とDCMの位置は近いほうが良いと思う。
もし、IBUFで受けたクロックをFPGAチップの広い範囲に回す時にはいったんBUFGを入れたほうが良いと思う。そうは言っても、このFPGAではもうBUFGが足りないのだが。。。その場合はいったんどこかの1倍出力のDCMで受けてそこから、回すしかない。そうするとジッタは増えるだろうが、V2proならば大丈夫だろう？たぶん。。。
こうしてみるとBUFGをたくさん使う用途にはVirtex4以上がほしいと思った。
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